Add files using upload-large-folder tool

PL9fwy3NUQKwZxV6lHjK-ShPlZD0H8baax/CRD_SaSvvNE_postprocess.srt

@@ -0,0 +1,3388 @@
+1
+00:00:20,810 --> 00:00:26,330
+السلام عليكم بسم الله الرحمن الرحيم المادة إليها
+
+2
+00:00:26,330 --> 00:00:32,050
+متطلب سابق اللي هو digital logic design موادها زي
+
+3
+00:00:32,050 --> 00:00:36,430
+ما تعرفيهم اتناش و نص لتنتين يوم لحد و تلات في
+
+4
+00:00:36,430 --> 00:00:46,230
+المكان هذا M601 و لو كل واحد منك و جري ال ..
+
+5
+00:00:47,200 --> 00:00:53,100
+المحاضرة مسبقا الاشي المتوقع أنه نشرحه بيكون أفضل
+
+6
+00:00:53,100 --> 00:00:59,020
+الاستيعاب بيكون أكمل و بيكون عندك في التفاعل في
+
+7
+00:00:59,020 --> 00:01:04,820
+background قبل ما تسأل أو ت schedule و لو استحبت
+
+8
+00:01:04,820 --> 00:01:10,580
+معاك الكتاب ال material printed copy بيكون كويس
+
+9
+00:01:10,580 --> 00:01:14,940
+برضه حيث إذا في عندك notes أي إشي تعلم عليها
+
+10
+00:01:14,940 --> 00:01:21,910
+تكتبها بيفيدكبالنسبة لتوزيع العلامات تبعت المساقر
+
+11
+00:01:21,910 --> 00:01:32,170
+نظري طبعا في نظري و في عملي هيكون في مشاريع هنزلها
+
+12
+00:01:32,170 --> 00:01:37,170
+انا بحددها و هي نفسها اللي بتعمله في المعامل
+
+13
+00:01:37,170 --> 00:01:42,990
+هتنحسب في مساقر نظري و مساقر المعمل في النظري
+
+14
+00:01:42,990 --> 00:01:52,570
+هتنحسب عشرة فرميةكل طالب هيشتغل لحاله هيخصم المعيد
+
+15
+00:01:52,570 --> 00:01:59,070
+10% عن كل يوم تأخير لغاية أربع أيام تأخير maximum
+
+16
+00:01:59,070 --> 00:02:08,830
+بعد الأربع أيام بياخد zero مابيضلش عذار هترسل ال
+
+17
+00:02:08,830 --> 00:02:17,080
+project ك file عن طريق ال email in PDF formatهتحط
+
+18
+00:02:17,080 --> 00:02:20,980
+فيه شغلات التالية على سبيل المثال و ليست على سبيل
+
+19
+00:02:20,980 --> 00:02:27,160
+الحصر حسب اللزوم في بعض ال items ممكن ما تلزمش في
+
+20
+00:02:27,160 --> 00:02:31,340
+items أخرى أنا مش كاتبها يمكن تلزم حسب لزوم
+
+21
+00:02:31,340 --> 00:02:36,560
+المشروع مثلا ممكن تحط specifications block
+
+22
+00:02:36,560 --> 00:02:41,660
+diagrams code simulation analysis of results and
+
+23
+00:02:41,660 --> 00:02:49,130
+references ال file اللي هتبعته للمعيدهتسميه حسب ال
+
+24
+00:02:49,130 --> 00:02:55,290
+syntax التالي ال ID يعني رقم الطالب الجامعي و
+
+25
+00:02:55,290 --> 00:03:00,290
+بعدين underscore و بعدين PN project name project
+
+26
+00:03:00,290 --> 00:03:04,210
+number و بعدين underscore و student name اسم
+
+27
+00:03:04,210 --> 00:03:12,310
+الطالب مثلا لو قلنا هذا رقم طالبهي رقمه underscore
+
+28
+00:03:12,310 --> 00:03:20,950
+01 رقم المشروع underscore اسم الطالب بعد العشرة في
+
+29
+00:03:20,950 --> 00:03:26,910
+المية في تلاتين في المية لـ midterm exam ال
+
+30
+00:03:26,910 --> 00:03:31,130
+midterm exam اللي هيحطه المعيد و هو كمان اللي
+
+31
+00:03:31,130 --> 00:03:35,050
+هيصححه بيقولكوا على العلامات هيكون ان شاء الله
+
+32
+00:03:35,050 --> 00:03:41,950
+open book موعدالامتحان تاريخه و الوقت و المكان
+
+33
+00:03:41,950 --> 00:03:45,890
+اللي بتحدده الجامعة هتلاقيه موجود على صفحتك
+
+34
+00:03:45,890 --> 00:03:54,430
+بالنسبة لل final بيضلله ستين من مية open book انا
+
+35
+00:03:54,430 --> 00:04:00,290
+اللي هحط الامتحان و هقوم بتصحيحه ان شاء الله تاريخ
+
+36
+00:04:00,290 --> 00:04:05,540
+الامتحانو وقت الامتحان و مكانه برضه بتحددوش
+
+37
+00:04:05,540 --> 00:04:11,660
+الجامعة تطلع على صحفتك تتعرفي التفاصيل هذه هذا
+
+38
+00:04:11,660 --> 00:04:23,840
+بالنسبة للمساقى النظري بالنسبة للمساقى العملي اللي
+
+39
+00:04:23,840 --> 00:04:24,780
+هيديه الموايد
+
+40
+00:04:27,430 --> 00:04:31,270
+المشاريع اللى انا احددها كلها هتنحسب في نظري عندي
+
+41
+00:04:31,270 --> 00:04:36,510
+عشرة في المية في ال .. في نفس المشاريع نفسها في
+
+42
+00:04:36,510 --> 00:04:44,410
+المعمل هتنحسب ستين في المية ال
+
+43
+00:04:44,410 --> 00:04:50,210
+term exam اللى هتاخده في النظري هينحسب في المعمل
+
+44
+00:04:50,210 --> 00:04:54,930
+تلاتين وفي ال .. وعندي كام هنا تلاتين هينحسب مرتين
+
+45
+00:04:54,930 --> 00:04:58,980
+نفس ال examوالتالي مش هيكون لأن المعمل في final
+
+46
+00:04:58,980 --> 00:05:03,700
+exam فقط م ال term exam هينحسب اندي تلاتين في
+
+47
+00:05:03,700 --> 00:05:08,060
+النظري نفس الامتحان وفي المعمل هينحسب كام تلاتين
+
+48
+00:05:08,060 --> 00:05:13,210
+بيضل في المعمل عشرة في الميةهذه ال lab activities
+
+49
+00:05:13,210 --> 00:05:19,190
+بيحددها المعيد ممكن يكلفك نشاط إضافي مهم ممكن ياخد
+
+50
+00:05:19,190 --> 00:05:23,010
+حضوره ياب شغلات من هذا القبيل عشان يعمل control
+
+51
+00:05:23,010 --> 00:05:28,630
+أكتر و يطبق فلسفته و خبرته في المعمل هي توزيع
+
+52
+00:05:28,630 --> 00:05:36,990
+العلمات اخترت الكتاب كويس وممتاز لكنيث شورت اسمه
+
+53
+00:05:36,990 --> 00:05:41,660
+BHDL for engineers first editionهذا كتاب ممتاز
+
+54
+00:05:41,660 --> 00:05:47,440
+درست أنا منه قبل هيك و درست من كتب أخرى ممتازة لكن
+
+55
+00:05:47,440 --> 00:05:51,760
+رجعت لكتاب هذا لأنه بصراحة كويس يعنى هذه ال
+
+56
+00:05:51,760 --> 00:05:57,600
+references أخرى في ال VHDL للمجتمع واللي عاوز يقرأ
+
+57
+00:05:57,600 --> 00:06:04,930
+أكتر ويتوسع بقدر يقرأ self readingانت المطالب في
+
+58
+00:06:04,930 --> 00:06:08,110
+الحاجات اللي انا بعلم عليها بالأصفر في برضه اجيل
+
+59
+00:06:08,110 --> 00:06:13,790
+للمساك في لو روحت على صفحتى هتلاقي digital system
+
+60
+00:06:13,790 --> 00:06:19,270
+design click it بديلك صفحة فيها link اضغط على ال
+
+61
+00:06:19,270 --> 00:06:24,390
+link بتوديك على folder digital system design بتفتح
+
+62
+00:06:24,390 --> 00:06:27,410
+هو بتلاقي كل ال material اللي انا هعملها upload
+
+63
+00:06:27,410 --> 00:06:32,490
+بتقدر تنزلها دايما انا بعمل update لل course
+
+64
+00:06:32,490 --> 00:06:42,400
+layoutو بحطه فى المكان هذا فانت وقتش
+
+65
+00:06:42,400 --> 00:06:46,360
+طلعت عليه اخر مرة بارح
+
+66
+00:06:46,360 --> 00:06:51,860
+بعد ما رجعت حطيت فى something يمكن انت الصبح قبل
+
+67
+00:06:51,860 --> 00:06:55,620
+الظهر او كده لكن يمكن بالليل او بعد العصر مش فاكر
+
+68
+00:06:55,620 --> 00:07:01,720
+وقتش حطيت فى something و فانت بصفة دورية بتطلع على
+
+69
+00:07:01,720 --> 00:07:06,110
+ال folders هذهسواء تبعت ال data system design أو
+
+70
+00:07:06,110 --> 00:07:12,930
+تبعت ال whatting systems ال material
+
+71
+00:07:12,930 --> 00:07:16,570
+اللي أنا بعلم عليه بالأصفر هي انت اللي مطلب فيها
+
+72
+00:07:16,570 --> 00:07:21,030
+لكن ال material الأخرى اللي مش معلم عليها الأفضل
+
+73
+00:07:21,030 --> 00:07:25,870
+انك تقراها بتكتسب مزيد من ال knowledge في المادة
+
+74
+00:07:25,870 --> 00:07:32,210
+رقام المشاريع اللي انا هنزلها هيكون هناهي ال
+
+75
+00:07:32,210 --> 00:07:35,290
+problems أرقام المسائل و ال issue date تاريخ
+
+76
+00:07:35,290 --> 00:07:40,270
+الإصدار و date ال deadline يعني تاريخ ال maximum
+
+77
+00:07:40,270 --> 00:07:45,050
+للتسليم و ال weight تبع المشروع بالنسبة لغيره
+
+78
+00:07:45,050 --> 00:07:50,270
+مطلوب منك تبدأ من اليوم تعمل installation على ال
+
+79
+00:07:50,270 --> 00:07:55,570
+laptop تبعك أو ال pc و تتعرف على ال HDL simulation
+
+80
+00:07:55,570 --> 00:08:00,250
+and synthesis software التاليةهنرسل على ال الديك
+
+81
+00:08:00,250 --> 00:08:04,050
+اكتر اش دي ايل سيموليتر وفي عندك ال synthesizer
+
+82
+00:08:04,050 --> 00:08:10,370
+اللي هو هذا وفي عندك ال liver replace and root هذه
+
+83
+00:08:10,370 --> 00:08:14,790
+كل ال software مستخدم في مراحل متعددة في المادة او
+
+84
+00:08:14,790 --> 00:08:22,910
+في التصميم زي ما هنشوف ال lab activities قبل ما
+
+85
+00:08:22,910 --> 00:08:30,670
+يبدأ الأسبوع يومين او اكتربحدد انا مسبقا ايش اللي
+
+86
+00:08:30,670 --> 00:08:35,090
+هيتم في ال next week في الأسبوع القادم الى كل
+
+87
+00:08:35,090 --> 00:08:38,970
+المعيد بحيث المعيد وانت بتكون عارف ايش اللي هيصير
+
+88
+00:08:38,970 --> 00:08:43,710
+يعني مثلا الاسبوع اللي احنا فيه هذا اللي بيبدأ في
+
+89
+00:08:43,710 --> 00:08:47,930
+تسعة تسعة هكون مجرد تعريف بال lab lab
+
+90
+00:08:47,930 --> 00:08:52,830
+familiarization الاسبوع اللي يليه هكون software
+
+91
+00:08:52,830 --> 00:08:56,770
+familiarization على ال ALDEC وال software اللي
+
+92
+00:08:56,770 --> 00:09:01,860
+ذكرتلكواو أي activities بعد كده هنضيفها ان شاء
+
+93
+00:09:01,860 --> 00:09:15,460
+الله اتباعا اولا باول المادة السهلة وشيقة VHDL
+
+94
+00:09:15,460 --> 00:09:22,180
+PLD DESIGN METHODOLOGY المصادق بتكلم على ال design
+
+95
+00:09:22,180 --> 00:09:28,400
+and implementation of digital systems في language
+
+96
+00:09:28,400 --> 00:09:37,910
+اسمهاVHDL اختصار لـ Very Large
+
+97
+00:09:37,910 --> 00:09:42,710
+Scale High Description Language تستخدم في ال
+
+98
+00:09:42,710 --> 00:09:46,830
+description of digital systems و ال verification
+
+99
+00:09:46,830 --> 00:09:52,310
+من مراحل عديدة زي ما هنشوفللـ implementation
+
+100
+00:09:52,310 --> 00:09:58,630
+نستخدم ICs أو devices بيسموها PLDs اختصار لـ
+
+101
+00:09:58,630 --> 00:10:03,930
+Programmable Logical Devices وفيها أنواع عديدة زي
+
+102
+00:10:03,930 --> 00:10:10,610
+ما هنشوف ان شاء الله طبعا
+
+103
+00:10:10,610 --> 00:10:15,930
+عشان اتمر مراحل اللي هو تصميم وتنفيذ digital
+
+104
+00:10:15,930 --> 00:10:24,010
+system بتمر بمراحل عديدةبتبدأ ب description بتمر
+
+105
+00:10:24,010 --> 00:10:30,730
+توصل ل legalization انك بتحطها على PLD و تستخدم
+
+106
+00:10:30,730 --> 00:10:34,930
+لهذا الغرض tools عديدة بيسموها computer-aided
+
+107
+00:10:34,930 --> 00:10:39,290
+engineering tools هنشوف ايش ال tools هذه بالتفصيل
+
+108
+00:10:39,290 --> 00:10:45,210
+ان شاء الله هنسميها VHDL PLD methodology design
+
+109
+00:10:45,210 --> 00:10:49,180
+methodologyاللي انا هستخدم فيها ال VHDL ك
+
+110
+00:10:49,180 --> 00:10:52,640
+description language و simulation and verification
+
+111
+00:10:52,640 --> 00:10:57,380
+و ال PLDs عشان نحط فيها في الآخر ال design تبعنا
+
+112
+00:10:57,380 --> 00:11:01,920
+ال
+
+113
+00:11:01,920 --> 00:11:05,440
+VHDL again عبارة عن هرضية description language
+
+114
+00:11:05,440 --> 00:11:13,740
+تستخدم بشكل واسع for specifying و modeling و
+
+115
+00:11:13,740 --> 00:11:20,240
+designing و simulation ل digital systemsتقدر توصف
+
+116
+00:11:20,240 --> 00:11:23,180
+ال data ال system اما انه structurally او
+
+117
+00:11:23,180 --> 00:11:28,340
+behaviorally يعني شكل تركيبي او شكل سلوكي بالعربي
+
+118
+00:11:28,340 --> 00:11:36,440
+شكل تركيبي او شكل سلوكي و كل واحد منهم at several
+
+119
+00:11:36,440 --> 00:11:40,200
+different levels of abstraction يعني ممكن تفصل
+
+120
+00:11:40,200 --> 00:11:44,560
+بتفصيل دقيق ممكن اقل دقة اكبر اكبر and so on تعلق
+
+121
+00:11:44,560 --> 00:11:51,120
+بال levels زي ما بدكبال VHDL وإمكانياتها هتلاقي
+
+122
+00:11:51,120 --> 00:11:54,860
+بسرعة كبيرة جدا و بسهولة ممكن نعمل design ل very
+
+123
+00:11:54,860 --> 00:12:00,660
+large systems و complex systems هو في الأساس لما
+
+124
+00:12:00,660 --> 00:12:05,860
+عملوا ال VHDL عملوها ك description language ل
+
+125
+00:12:05,860 --> 00:12:11,560
+documentation and simulation او
+
+126
+00:12:11,560 --> 00:12:14,720
+لما عملوها عملوها ك description language عشان يوصف
+
+127
+00:12:14,720 --> 00:12:18,750
+فيهاdigital system ويقدر يعمله simulation
+
+128
+00:12:18,750 --> 00:12:22,750
+simulation
+
+129
+00:12:22,750 --> 00:12:26,930
+simulation عشان تتأكد من صحة ال designers تبعك
+
+130
+00:12:26,930 --> 00:12:35,130
+وبيقدي الوظائف اللي انت قصدها من
+
+131
+00:12:35,130 --> 00:12:39,790
+الميزات اللي هو ال VHDL زي ما هنشوف انك ممكن تعمل
+
+132
+00:12:39,790 --> 00:12:44,850
+حاجة اسمها test bench test benchتسبنش انك بتحدد
+
+133
+00:12:44,850 --> 00:12:49,970
+انت لل system description لل input sequences و ال
+
+134
+00:12:49,970 --> 00:12:55,110
+corresponding اللي هي output responses يعني لو
+
+135
+00:12:55,110 --> 00:13:00,090
+قدرته input لفلاني ايش المفروض يطلع output و تالت
+
+136
+00:13:00,090 --> 00:13:02,710
+VHDL ما هي تشتغل بيقدر يطبق input هدول و يشوف ال
+
+137
+00:13:02,710 --> 00:13:05,710
+output طلع من ال design اللي انت عملته و يقارب بال
+
+138
+00:13:05,710 --> 00:13:09,510
+design المفروض اللي انت جايله عليه إذا الحقيقي طلع
+
+139
+00:13:09,510 --> 00:13:13,540
+بيساوي المفروض معناه design is okayأذا وقعش ال
+
+140
+00:13:13,540 --> 00:13:17,280
+design أيش فيه problem فبتراجع يمكن انت مش فاهم
+
+141
+00:13:17,280 --> 00:13:20,940
+طبيعة ال problem التعريف تبعها يمكن فاهم بس لما
+
+142
+00:13:20,940 --> 00:13:25,560
+جيت عملت ال design في some bug في ال coding او في
+
+143
+00:13:25,560 --> 00:13:29,620
+ال .. في ال .. في ال coding او في احدى المراحل
+
+144
+00:13:29,620 --> 00:13:32,940
+بيكون في مسألة .. في problem بتحل المسألة وبتعيد
+
+145
+00:13:32,940 --> 00:13:35,920
+ال design و ال compilation و ال simulation و test
+
+146
+00:13:35,920 --> 00:13:39,240
+bench اللي هو testing لغاية ما تتأكد انه it is
+
+147
+00:13:39,240 --> 00:13:40,120
+okay زي ما بدك
+
+148
+00:13:43,790 --> 00:13:47,770
+و قلتلي بما انه انا بكتب ال test bench بنش ال VHDL
+
+149
+00:13:47,770 --> 00:13:50,850
+يعني انت description تاع ال design بتكتب ال VHDL و
+
+150
+00:13:50,850 --> 00:13:54,050
+ال test bench برضه بنكتب ال VHDL مش محتاج اللي هو
+
+151
+00:13:54,050 --> 00:13:57,370
+أخرى عشان أكتب اللي هو test bench قلتلي بسيط عليك
+
+152
+00:13:57,370 --> 00:14:02,030
+كتير مش هيك ولاك مش محتاج إلى language أخرى عشان
+
+153
+00:14:02,030 --> 00:14:04,670
+أكتب ال test bench نفس ال language بتتكتب ..
+
+154
+00:14:04,670 --> 00:14:09,350
+بتنفعاش ل design description و ل .. و ل testing
+
+155
+00:14:12,620 --> 00:14:15,080
+بعدين قالوا طيب ماشي خلينا نطور ال video دي ايه
+
+156
+00:14:15,080 --> 00:14:20,880
+كمان شوية عملوا synthesizer tools هذه بتحولك اللي
+
+157
+00:14:20,880 --> 00:14:25,900
+هو a description إلى gates and و or و multiplexers
+
+158
+00:14:25,900 --> 00:14:29,560
+و decoders و encoders و flip-flops و counters و
+
+159
+00:14:29,560 --> 00:14:36,020
+recess و بتحول ال design أيش إلى gates و hardware
+
+160
+00:14:36,020 --> 00:14:39,940
+ال tools اللي بتعمل التحويل هذا بيسموها ال
+
+161
+00:14:39,940 --> 00:14:43,580
+synthesizer toolsفبنقول إنك تعمل عملية synthesis
+
+162
+00:14:43,580 --> 00:14:50,120
+يعني تخليق عملية إيه؟ تخليق بيحولك description إلى
+
+163
+00:14:50,120 --> 00:14:56,680
+gates و قلت له هذا سهلك عملية design كتير هذا نوع
+
+164
+00:14:56,680 --> 00:15:00,580
+من أنواع اللي هو ال automation مش هيك و لا ووفرلك
+
+165
+00:15:00,580 --> 00:15:05,120
+ليه time and effort ووفر في ال course كتير time
+
+166
+00:15:05,120 --> 00:15:07,280
+and effort بيسووا مصاري في الآخر مش هيك و لا
+
+167
+00:15:11,100 --> 00:15:15,400
+الـ PLD عبارة عن ايش عبارة عن Digital Integrated
+
+168
+00:15:15,400 --> 00:15:21,500
+Circuit IC تجارب انت تعملها programming وتحدد ال
+
+169
+00:15:21,500 --> 00:15:24,140
+functionality تبعتها زي ما بدك طبعا بيظل محدود
+
+170
+00:15:24,140 --> 00:15:29,940
+بإمكانيات ايه اللي هو ال PLD جوا
+
+171
+00:15:29,940 --> 00:15:33,540
+ال PLD زي ما هنشوف بيكون فيه gates و flip-flops
+
+172
+00:15:33,540 --> 00:15:40,180
+وشغلات وبيكون فيه interconnects contactsيا بتخليها
+
+173
+00:15:40,180 --> 00:15:45,220
+يا بتحرجها يا بتوصلها فعملية اللي هي ال PLD
+
+174
+00:15:45,220 --> 00:15:49,140
+Programming انك تتخلص بعضك وتحرج بعضك حسب لزوم ال
+
+175
+00:15:49,140 --> 00:15:56,080
+design حسب لزوم ايش اللي هو ال design ومزيدها كمان
+
+176
+00:15:56,080 --> 00:16:00,880
+ان ال PLD it can be reprogrammed وبتالي انك تعريف
+
+177
+00:16:00,880 --> 00:16:05,660
+تعريف ال function تليف تبعتها they can be
+
+178
+00:16:05,660 --> 00:16:09,670
+reprogrammedإنك تمسح الكنز طبيعتها و تعيد برمجتها
+
+179
+00:16:09,670 --> 00:16:14,510
+و تحط فيها new design بذات أنه انت لما تفعل design
+
+180
+00:16:14,510 --> 00:16:17,270
+اللي في الغالب مابيطلعش اللي اذكرته زي ما بدك من
+
+181
+00:16:17,270 --> 00:16:20,070
+أول مرة تعمل فيه modifications عديدة بعد كده مش
+
+182
+00:16:20,070 --> 00:16:24,250
+شكوى لغاية ما يديلك المطلوب فمش معقول كل مرة اللي
+
+183
+00:16:24,250 --> 00:16:27,290
+اعمل design على PLD و اروح راميها و دي واحدة تانية
+
+184
+00:16:27,290 --> 00:16:31,530
+بيكون costly تمام فنفس ال PLD ممكن تحط فيها design
+
+185
+00:16:31,530 --> 00:16:32,910
+مرات عديدة
+
+186
+00:16:36,740 --> 00:16:41,300
+عملين م�� ال PLDs architectures كثيرة ويلهم بندورز
+
+187
+00:16:41,300 --> 00:16:46,080
+مصنعين اكتر من ال PLDs من ال architectures
+
+188
+00:16:46,080 --> 00:16:54,580
+الموجودة حاجة باسمها simple PLD SPLD وفي ال
+
+189
+00:16:54,580 --> 00:17:00,540
+complex PLD CPLD وفي ال field program gate arrays
+
+190
+00:17:00,540 --> 00:17:03,800
+gate
+
+191
+00:17:03,800 --> 00:17:08,300
+arraysممكن يوصل عدد ال gates في ال PLEDs هدول من
+
+192
+00:17:08,300 --> 00:17:17,380
+مئات ال gates إلى ملايين ال gates فتخيل ال
+
+193
+00:17:17,380 --> 00:17:20,600
+complexity و ضخامة ال systems اللي ممكن تحط ب
+
+194
+00:17:20,600 --> 00:17:24,360
+chips single chip زي كده حتى مرات بيسموها system
+
+195
+00:17:24,360 --> 00:17:29,120
+on chip system on a on chip يعني system كامل محطوط
+
+196
+00:17:29,120 --> 00:17:31,880
+ب IC ب chip واحدة
+
+197
+00:17:36,150 --> 00:17:39,310
+طبعا اللى هيمكننا من انه نستخدم ال design
+
+198
+00:17:39,310 --> 00:17:43,850
+methodology اللى احنا بنقول عليها انه وفرولنا
+
+199
+00:17:43,850 --> 00:17:48,650
+powerful و easy to use computer aided engineering
+
+200
+00:17:48,650 --> 00:17:52,710
+tools tools عديدة بتسهل ايش اللى هو ال design اللى
+
+201
+00:17:52,710 --> 00:17:55,270
+هو هذا من غيرها ماكنش ممكن نستخدم ال methodology
+
+202
+00:17:55,270 --> 00:18:01,710
+هذه من ال tools زى ما هنشوف ال compiler نفسه ال
+
+203
+00:18:01,710 --> 00:18:06,540
+simulator ال synthesizer ال place and rootفتر
+
+204
+00:18:06,540 --> 00:18:09,640
+هنشوف فايديتها و معانيها ان شاء الله لما نتقدم
+
+205
+00:18:09,640 --> 00:18:13,820
+بعدين
+
+206
+00:18:13,820 --> 00:18:17,420
+راحوا بعد ما عملوا extensive tools عملوا حاجة
+
+207
+00:18:17,420 --> 00:18:23,600
+بيسموها place and route tools هذه ال synthesized
+
+208
+00:18:23,600 --> 00:18:29,020
+logic بيحول ال description الى gates بس هذا لسه
+
+209
+00:18:29,020 --> 00:18:33,780
+بيكفيش ال gate ال gas المفروض محطه PLDs مش هيك ولا
+
+210
+00:18:34,710 --> 00:18:38,190
+كل PLD فيه جواها some elements تختلف من PLD إلى
+
+211
+00:18:38,190 --> 00:18:42,870
+PLD تانية فإذا في طلع ل gate and gate هنا معينة
+
+212
+00:18:42,870 --> 00:18:46,870
+مثلا في ال design على which element او set of
+
+213
+00:18:46,870 --> 00:18:50,030
+elements هيحطها في أيش في ال PLD انت عارف ال and
+
+214
+00:18:50,030 --> 00:18:52,350
+gate ببساطة لو في في ال PLD and gate بيحطها ال and
+
+215
+00:18:52,350 --> 00:18:55,210
+gate اللي في ال design طلع بيحطها أيش في PLD في
+
+216
+00:18:55,210 --> 00:18:59,150
+and gate في PLD لكن يمكن ان ال PLD فيش في and gate
+
+217
+00:18:59,150 --> 00:19:02,990
+اللي اخترت في ان and gatesوالتالي he has to
+
+218
+00:19:02,990 --> 00:19:05,770
+implement اللي هو ال NAND gate باستخدام NAND ES
+
+219
+00:19:05,770 --> 00:19:11,450
+ويشوف which set of NAND gates في ال PLD هتقابل ال
+
+220
+00:19:11,450 --> 00:19:15,670
+NAND gate اللي طلعت في ال designفالذي يعمل هذا
+
+221
+00:19:15,670 --> 00:19:21,070
+الشيء هو الـ which tool الـ place and route اللي
+
+222
+00:19:21,070 --> 00:19:23,830
+هو تقول بيشوف وين هي place وين هيحط يعني و اتبع لك
+
+223
+00:19:23,830 --> 00:19:26,110
+اللي طلع ال methodesis طلع ال gate معين او ال
+
+224
+00:19:26,110 --> 00:19:28,230
+matrix او ال encoder او ال decoder بيشوف which
+
+225
+00:19:28,230 --> 00:19:31,530
+corresponding gates او elements في ال PLD هتقابل
+
+226
+00:19:31,530 --> 00:19:33,790
+هتنفع يعمل فيها أيش ال part اللي هو الفلاني ال and
+
+227
+00:19:33,790 --> 00:19:37,470
+gate او ال non gate او ال more ال matrix او الفلان
+
+228
+00:19:37,470 --> 00:19:39,350
+تمام؟
+
+229
+00:19:41,210 --> 00:19:45,570
+وكمان ال place and route اللي بيعمل لك حاجة مهمة
+
+230
+00:19:45,570 --> 00:19:49,270
+باسمه timing model عشان تعمل simulation و timing
+
+231
+00:19:49,270 --> 00:19:52,750
+analysis بقى لو بيصير انه في ال design زي اللي
+
+232
+00:19:52,750 --> 00:19:55,850
+بحنشوف ممكن يكون فيه timing requirements لأن
+
+233
+00:19:55,850 --> 00:19:58,810
+المفروض يعمل حسبة او الاشي اللي فلاني في وجه ميزدش
+
+234
+00:19:58,810 --> 00:20:04,010
+عن وجه معين مثلا تمام؟ و التالي بيكفيش ال
+
+235
+00:20:04,010 --> 00:20:08,310
+functionality انه ممنحك تكون كdesign سليم و بس بدك
+
+236
+00:20:08,310 --> 00:20:13,680
+ال timing requirements must be fitصح okay فال
+
+237
+00:20:13,680 --> 00:20:16,740
+place and route will بيطلعك اللي هو timing model
+
+238
+00:20:16,740 --> 00:20:19,720
+يعني ال timing information عن طريقها ممكن اعمل
+
+239
+00:20:19,720 --> 00:20:23,380
+timing analysis و اتأكد علي ان رزايي لما ينحط بال
+
+240
+00:20:23,380 --> 00:20:27,000
+PLD الفلانية اللي انت اختارتها حيافي بال timing
+
+241
+00:20:27,000 --> 00:20:30,340
+requirements اللي انت حددتها أثناء ال requirements
+
+242
+00:20:30,340 --> 00:20:37,760
+analysis تمام وبالتحديد
+
+243
+00:20:37,760 --> 00:20:39,520
+بيطلعي لك configuration file
+
+244
+00:20:43,180 --> 00:20:45,480
+خلّيني أقول بالإضافة للـ Timing Analysis بتطلع
+
+245
+00:20:45,480 --> 00:20:49,520
+Configation File عشان أكتر البرمج اللي هو الـ PLD
+
+246
+00:20:49,520 --> 00:20:54,300
+تمام؟
+
+247
+00:20:54,300 --> 00:20:58,320
+إذا الـ Placement هو بيعمل Placing و بيعملك Timing
+
+248
+00:20:58,320 --> 00:21:02,060
+Model بيعملك Configation File ال Configation File
+
+249
+00:21:02,060 --> 00:21:04,580
+اللي فيه بالتحديد فيه زي ما تقول اللي هي which
+
+250
+00:21:04,580 --> 00:21:08,960
+اللي هي ال context في ال PLD مين اللي هيضله مين
+
+251
+00:21:08,960 --> 00:21:14,170
+إيه اللي هينحرج يعمله pairوهو اللي بيستخدمه اللي
+
+252
+00:21:14,170 --> 00:21:18,090
+هو ال programer جهاز البرمجة ده هو اللي بيستخدمه
+
+253
+00:21:18,090 --> 00:21:27,950
+عشان يحدد يعرف كيف يبرمج اللي هو ال PLD بناءً
+
+254
+00:21:27,950 --> 00:21:32,870
+على كلام هذا ايش هي ال advantages تبع ال VHDL PLD
+
+255
+00:21:32,870 --> 00:21:38,950
+Design Methodology؟ الها advantages عديدة
+
+256
+00:21:41,920 --> 00:21:45,760
+ممكن انت تجرب اللي هي بال design من قبل ما تعمله
+
+257
+00:21:45,760 --> 00:21:49,440
+building يعني من قبل ما تعمله physical realization
+
+258
+00:21:49,440 --> 00:21:54,320
+يعني كله by software تعمل simulation مراحل عديدة
+
+259
+00:21:54,320 --> 00:21:56,540
+فيها انواع عديدة من ال simulation زي ما هنشوف
+
+260
+00:21:56,540 --> 00:22:02,340
+تمام؟ و يتأكد انه .. انه سليم من قبل ما تجيب ال
+
+261
+00:22:02,340 --> 00:22:09,220
+physical pieces ال physical IC يعني دي اول
+
+262
+00:22:09,220 --> 00:22:13,820
+advantageبعدها عملية الـ synthesizers اللي هو
+
+263
+00:22:13,820 --> 00:22:17,120
+التحويل من description إلى gates إلى hardware is
+
+264
+00:22:17,120 --> 00:22:21,740
+automatic is automatic by software بالـ
+
+265
+00:22:21,740 --> 00:22:27,180
+synthesizer وبعدها نفسها ممكن تستخدم نفس الـ BGL
+
+266
+00:22:27,180 --> 00:22:31,200
+تستخدم لل description وال simulation and
+
+267
+00:22:31,200 --> 00:22:35,560
+verification يعني لل test benches لكتابة test
+
+268
+00:22:35,560 --> 00:22:41,590
+benches وتشغيل كمان ال test benchesو بعدين اللي هو
+
+269
+00:22:41,590 --> 00:22:47,870
+ال VHDL ماهواش standard محتكر تمام يعني متاح لجميع
+
+270
+00:22:47,870 --> 00:22:52,330
+ال vendors و جميع المصنعين و المطورين بحيث انت لو
+
+271
+00:22:52,330 --> 00:22:56,850
+كتبت اللي هو some design او some test bench او اي
+
+272
+00:22:56,850 --> 00:23:00,230
+شي بال VHDL it is portable to other vendors and
+
+273
+00:23:00,230 --> 00:23:02,290
+other software tools او PLDs
+
+274
+00:23:09,200 --> 00:23:12,700
+بتعرف ال systems في ال industry و غير ال industry
+
+275
+00:23:12,700 --> 00:23:17,440
+يعني very complex ومعمورة زي ما بتزداد تعقيدا مش
+
+276
+00:23:17,440 --> 00:23:23,780
+هيك و لا مع المتطلبات اللي هو الصناعة و التعليم و
+
+277
+00:23:23,780 --> 00:23:30,600
+ال industry اللي بتتزيد و بتوسع و تكبر يوم بعد يوم
+
+278
+00:23:30,600 --> 00:23:36,540
+بتزيد ال designs اللي بتلزم لحل المشاكل تبعتهم في
+
+279
+00:23:36,540 --> 00:23:39,660
+ال completion تبعتها مش هيك و لاو تالي بدها time
+
+280
+00:23:39,660 --> 00:23:45,540
+اكبر لل design و بيصير الوجد المحصور بينك و بينك
+
+281
+00:23:45,540 --> 00:23:49,140
+انك تطلع ال design للحياة و انك تبقى و تصير محدود
+
+282
+00:23:49,140 --> 00:23:52,600
+فبدك فعلا tools و methodologies تسرع و تسهل
+
+283
+00:23:52,600 --> 00:23:57,400
+العملية ال
+
+284
+00:23:57,400 --> 00:24:00,240
+methodologies تبعتنا هذه ال VHDI و ال PLD هي بتسرع
+
+285
+00:24:00,240 --> 00:24:04,100
+العملية كتير و تسهل عيلك
+
+286
+00:24:07,080 --> 00:24:14,320
+بنسبة ل designs اللي في الكتاب هذا انعملت وعملها
+
+287
+00:24:14,320 --> 00:24:18,440
+simulation باستخدام ال الدك active HDL design and
+
+288
+00:24:18,440 --> 00:24:22,500
+simulation environment و ال synthesizer هذا اسمه
+
+289
+00:24:22,500 --> 00:24:26,840
+simplicity synthesizer بيستخدمه في ال synthesis
+
+290
+00:24:28,330 --> 00:24:33,110
+واستخدم ال place and root tools من windows متعددين
+
+291
+00:24:33,110 --> 00:24:37,870
+فاحنا ميلي هنستخدم ال Aldic Active HDL وممكن
+
+292
+00:24:37,870 --> 00:24:41,670
+تستخدم هذا لو طلعت منك انك تعمل ال synthesis اللي
+
+293
+00:24:41,670 --> 00:24:47,890
+هو simplicity simplicity synthesizer فتدور عليها
+
+294
+00:24:47,890 --> 00:24:50,550
+في ال internet و تعملها download و installation
+
+295
+00:24:50,550 --> 00:24:53,750
+عشان تبقى تشتري عليها المؤيد هساعدكوا كتير في
+
+296
+00:24:53,750 --> 00:24:54,810
+الموضوع هذا ان شاء الله
+
+297
+00:25:09,480 --> 00:25:12,820
+إلى مرة أخرى بنقول إن ال VHDL عبارة عن programming
+
+298
+00:25:12,820 --> 00:25:16,400
+language لل design و modeling توعي ال digital
+
+299
+00:25:16,400 --> 00:25:25,540
+hardware systems استخدام
+
+300
+00:25:25,540 --> 00:25:30,720
+ال VHDL ال VHDL و
+
+301
+00:25:30,720 --> 00:25:35,380
+ال tools electronic design automation tools
+
+302
+00:25:36,620 --> 00:25:40,880
+بالاضافة لل PLDs هتلاقي ان احنا بسرعة بنعمل ايش
+
+303
+00:25:40,880 --> 00:25:44,680
+اللي هو ال designs و يقتصر الوقت كتير و بنسهل
+
+304
+00:25:44,680 --> 00:25:50,160
+العملية قولنا هنسمي ال approach هذا VHDL PLD
+
+305
+00:25:50,160 --> 00:25:55,400
+DESIGN METHODOLOGY و ي apply the same methodology
+
+306
+00:25:55,400 --> 00:26:00,780
+سواء ال system كان بسيط او باري ايش complex ممكن
+
+307
+00:26:00,780 --> 00:26:04,880
+يوصل لغاية micro controller او micro processorأى
+
+308
+00:26:04,880 --> 00:26:19,380
+system بالاخر بنعمل ايه بالمثدولجي هذى؟ بالمثدولجي
+
+309
+00:26:19,380 --> 00:26:24,080
+هذى و باستخدامك ال VHDL سهل جدا لإنك تدخل بعد كده
+
+310
+00:26:24,080 --> 00:26:29,570
+تعديلات على ال system زى ما بدكتعمل update لل
+
+311
+00:26:29,570 --> 00:26:36,170
+design files و recompile و resimulate و synthesize
+
+312
+00:26:36,170 --> 00:26:40,150
+و place and route و برمج ال chip بديلك system جديد
+
+313
+00:26:52,040 --> 00:26:56,180
+إذا ال design methodology عبارة عن مجموعة من ال
+
+314
+00:26:56,180 --> 00:26:59,200
+methods و ال principles و ال rules في انك تعمل
+
+315
+00:26:59,200 --> 00:27:02,680
+design ايش؟ لسيستيم طبعا بما انه design
+
+316
+00:27:02,680 --> 00:27:06,300
+methodology معناته فيه steps و فيه tools تستخدم في
+
+317
+00:27:06,300 --> 00:27:12,140
+كل step و فيه tools تستخدم في كل step و انت لما
+
+318
+00:27:12,140 --> 00:27:15,460
+بتمر على ال steps اللي هي دي بتكون ماشي في C كفاص
+
+319
+00:27:15,460 --> 00:27:20,640
+معين تمام؟المشي في الـ sequence هذا ما يسميه
+
+320
+00:27:20,640 --> 00:27:24,140
+design flow you are following, design is flowing
+
+321
+00:27:24,140 --> 00:27:31,660
+بتمر بال steps يعني معينة زي ما هنشوف بال
+
+322
+00:27:31,660 --> 00:27:36,760
+design مثل دول الجهة دي برضه مرة أخرى ال VHDL
+
+323
+00:27:36,760 --> 00:27:40,980
+هنستخدمها في انه نوصف ال design و نعمل كمان فيه
+
+324
+00:27:40,980 --> 00:27:46,450
+test bench عشان أعمل verification لل systemبال
+
+325
+00:27:46,450 --> 00:27:50,770
+design methodology هستخدم software simulator tool
+
+326
+00:27:50,770 --> 00:27:53,610
+عشان اعمل simulation لل design و اتأكد من ال
+
+327
+00:27:53,610 --> 00:27:59,570
+functionality تبعته و من ال timing مظبوط بقدر اعمل
+
+328
+00:27:59,570 --> 00:28:03,710
+fences يحولي ال design الى gates الى hardware لما
+
+329
+00:28:03,710 --> 00:28:05,710
+اقول كلمة gates مش يعني gate ال end والأول و بس
+
+330
+00:28:05,710 --> 00:28:09,770
+خلي بالكم يعني hardware تمام سواء ال gates البسيطة
+
+331
+00:28:09,770 --> 00:28:14,120
+اللي تعرفينها ال decoders ال encodersأيثماتيك
+
+332
+00:28:14,120 --> 00:28:17,380
+لوجيك يونيت control unit هذا بيسموه ايش ممكن تقول
+
+333
+00:28:17,380 --> 00:28:23,400
+مرات عليه كلمة كلمة gates كلمة gates okay هنستخدم
+
+334
+00:28:23,400 --> 00:28:27,340
+في ال methodology place and route tool هذا هيعمل
+
+335
+00:28:27,340 --> 00:28:33,330
+mapping هيحولك ال logic اللي طلعو يعملوا mapping
+
+336
+00:28:33,330 --> 00:28:36,310
+على طريقة PLD اللي انت اخترتها لان ال PLD هتلاقي
+
+337
+00:28:36,310 --> 00:28:39,930
+بدرس كتير كل vendor بيطلع كذا family و كل family
+
+338
+00:28:39,930 --> 00:28:42,830
+فيها كذا member تفهم انت هتختار ممبر معين اي رقم
+
+339
+00:28:42,830 --> 00:28:45,990
+معين تقول انا اخترت هذا يقولك ايه ماشي يقولك okay
+
+340
+00:28:45,990 --> 00:28:48,590
+طب ماشي و اين ال file ال synthesis file اللي طلع
+
+341
+00:28:48,590 --> 00:28:53,050
+يقوله هي اتوا اعملي mapping هذي ال this design هذا
+
+342
+00:28:53,050 --> 00:28:55,710
+على ال PLD الفلانية هعملك ال mapping هذا ال place
+
+343
+00:28:55,710 --> 00:28:58,690
+and route و هيطيرلك كمان ال place and route ال
+
+344
+00:28:58,690 --> 00:29:03,220
+timing modelعشان تعمل timing simulation و هيعمل لك
+
+345
+00:29:03,220 --> 00:29:04,320
+configuration file
+
+346
+00:29:11,540 --> 00:29:16,520
+طبعا بدك PLD كمان عشان تضانع النهائي يمكن انت عندك
+
+347
+00:29:16,520 --> 00:29:19,300
+في المصاخرة بتحديد مش هنديلك PLD حتى في المعمل
+
+348
+00:29:19,300 --> 00:29:22,760
+هتعمل كل ال software simulations لكن عشان توصل
+
+349
+00:29:22,760 --> 00:29:25,600
+لمراحل اخرى لازم يكون عندك ايش ال physical PLD
+
+350
+00:29:25,600 --> 00:29:29,760
+عشان تبرمجها for your information اذا انت عمل
+
+351
+00:29:29,760 --> 00:29:33,000
+session على ال internet هتلاقي فيه اللي هي some
+
+352
+00:29:33,000 --> 00:29:39,170
+educational boards موجودة و مش غالية يعنيممكن
+
+353
+00:29:39,170 --> 00:29:43,170
+مابتزيدش عن مية دولار تقدر انت تشتريها و تقتنيها و
+
+354
+00:29:43,170 --> 00:29:47,390
+تشتري عليها في البيت بتتعلمك كتير ممكن كل اتنين
+
+355
+00:29:47,390 --> 00:29:50,890
+تلتة منكوا يشتركوا في one ball يشتريوه و يتعلموا
+
+356
+00:29:50,890 --> 00:29:53,990
+في البيت اذا انت بدك توصل للمراحل الأخيرة من
+
+357
+00:29:53,990 --> 00:29:57,990
+design انك تحط design في .. في .. في PLD
+
+358
+00:30:10,150 --> 00:30:13,510
+ال programming language construct هو ال building
+
+359
+00:30:13,510 --> 00:30:17,290
+block of the language، يعني أي language مكون من
+
+360
+00:30:17,290 --> 00:30:23,650
+constructs، من تراكيب، زي الجابة، عندك لو قلت مثلا
+
+361
+00:30:23,650 --> 00:30:27,270
+ال F statement، الوالي statement، وال F نفسها كمان
+
+362
+00:30:27,270 --> 00:30:30,390
+مركبة من أزاى، مش هيك ولا؟ F كذا، condition then
+
+363
+00:30:30,390 --> 00:30:33,130
+كذا، مش هيك؟ هذه مثلا ال language إيه؟ ال
+
+364
+00:30:33,130 --> 00:30:39,810
+constructsوكل construct مكوّن من some items زي ال
+
+365
+00:30:39,810 --> 00:30:44,750
+keywords وشغلات تانية مش هيك ال construct ايش
+
+366
+00:30:44,750 --> 00:30:48,070
+بيعمل؟ بيعمل نتيجته some operation أو some effect
+
+367
+00:30:48,070 --> 00:30:50,470
+ممكن يكون اذا هو مثلا بيعمل حسبة بيعمل الحسبة
+
+368
+00:30:50,470 --> 00:30:55,190
+تبعته اذا هو statement بتجمع او بتطرح او كده اذا
+
+369
+00:30:55,190 --> 00:31:00,170
+هو declaration ل variable بيعمل declaration لمن؟
+
+370
+00:31:00,170 --> 00:31:06,450
+لل variable هذا مش جديد عليناطبعا ال VHDL أو ال
+
+371
+00:31:06,450 --> 00:31:08,610
+hardware description languages تعتبر high level
+
+372
+00:31:08,610 --> 00:31:13,830
+languages textual يعني إيش؟ يعني أنت بتكتبها على
+
+373
+00:31:13,830 --> 00:31:19,110
+شكل text عشكل إيش؟ Text عادى زي ال C و زي الجابة و
+
+374
+00:31:19,110 --> 00:31:21,490
+زي الأدس زي اللغات هذه اللي أنتوا عارفين high
+
+375
+00:31:21,490 --> 00:31:24,390
+level languages لكن هذه ال hardware مخصوص و هنشوف
+
+376
+00:31:24,390 --> 00:31:27,650
+إيش .. إيش .. هنشوف إيش الفروقات فيها لما نتوغل في
+
+377
+00:31:27,650 --> 00:31:33,690
+المساعد ان شاء الله طبعافهي فوتالي الـ hardware
+
+378
+00:31:33,690 --> 00:31:35,690
+description languages عبارة عن languages high
+
+379
+00:31:35,690 --> 00:31:40,390
+level تستخدم لإنك تعمل description and modeling لل
+
+380
+00:31:40,390 --> 00:31:42,410
+behavior و ال structure تبع ال hardware system
+
+381
+00:31:42,410 --> 00:31:47,030
+تمام؟ لل structure و ال behavior تبع ال .. اللي هو
+
+382
+00:31:47,030 --> 00:31:50,410
+ال digital اللي هو ال system تبع ال hardware هو ال
+
+383
+00:31:50,410 --> 00:31:58,570
+digital system تقدر انت بال .. بال HDL انك توصف ال
+
+384
+00:31:58,570 --> 00:32:06,330
+behavior او ال structureأو الاتنين اذا بدك بال
+
+385
+00:32:06,330 --> 00:32:10,650
+level اللي بدكيه بال level air اللي بدكيه سواء ال
+
+386
+00:32:10,650 --> 00:32:14,930
+top level او اجل او تحت او تحت لغاية ما توصل ل
+
+387
+00:32:14,930 --> 00:32:17,090
+level very tight ممكن اللي level بتاع ال
+
+388
+00:32:17,090 --> 00:32:21,110
+transistors و الرزق و المقاومات تشغلها لو بدك بس
+
+389
+00:32:21,110 --> 00:32:23,130
+احنا مش هوصل ل level هذا احنا نكون شغال air level
+
+390
+00:32:23,130 --> 00:32:23,650
+اعلى كده
+
+391
+00:32:26,680 --> 00:32:31,520
+الـ SDA ال program بيشبه نوعا ما ال programs في
+
+392
+00:32:31,520 --> 00:32:38,500
+اللغات العادية ال Java او ال C لكن اكيد فيه فروقات
+
+393
+00:32:38,500 --> 00:32:41,660
+هتتضح الفروقات ان شاء الله قولها لما ياشتغل ما نخش
+
+394
+00:32:41,660 --> 00:32:45,260
+اكتر في ال .. في ال .. في المسار لان هتلاقي فيه
+
+395
+00:32:45,260 --> 00:32:48,620
+some constructs which support concurrency اللي
+
+396
+00:32:48,620 --> 00:32:51,620
+هدول ال structure و ال timing هدش موجودة في اللغات
+
+397
+00:32:51,620 --> 00:32:56,920
+العادية تماماللغات زي ال Java and C مش معمولة عشان
+
+398
+00:32:56,920 --> 00:33:00,380
+تعمل description and simulation لل hardware مش
+
+399
+00:33:00,380 --> 00:33:06,660
+هيك؟ okay ماشي VHDL
+
+400
+00:33:06,660 --> 00:33:12,260
+و ال .. and Verilog في two standards two languages
+
+401
+00:33:12,260 --> 00:33:20,640
+مشهورين لل hardware ال VHDL و ال Verilog ال syntax
+
+402
+00:33:22,120 --> 00:33:24,760
+و ال semantics تبع الاتنين مختلفين بيختلفوا كتير
+
+403
+00:33:24,760 --> 00:33:29,440
+عن بعض لكن بيستخدموا نفس الغرض for modeling
+
+404
+00:33:29,440 --> 00:33:40,580
+simulation synthesis of digital systems ال hdl ال
+
+405
+00:33:40,580 --> 00:33:45,800
+vhdl او ال berelo لكن بيختلفوا ليش؟ بيختلفوا في ال
+
+406
+00:33:45,800 --> 00:33:50,650
+syntaxال syntax توعي ال VHDL جريب شويه للوجوه
+
+407
+00:33:50,650 --> 00:33:54,770
+المجلوز العادية زي الجريب للأهدف للأهدف بالتحديد
+
+408
+00:33:54,770 --> 00:33:58,910
+لكن ال VLOG جريبة لمن؟ جريبة لل .. لل سين جريبة مش
+
+409
+00:33:58,910 --> 00:34:01,450
+فيديه ماتفرجش معانا okay و هتلاقي فعلا ال VHDL
+
+410
+00:34:01,450 --> 00:34:05,290
+أسهل من لو أنت اتعلمت .. انا هعلمك ال VHDL ال VLOG
+
+411
+00:34:05,290 --> 00:34:09,290
+بتغلب فعلا مش .. مش friendly يعني تمام؟ و المشهور
+
+412
+00:34:09,290 --> 00:34:12,190
+اللي عايش .. اللي بيعيش ال VHDL حتى ممكن يهتأوسك
+
+413
+00:34:12,190 --> 00:34:18,650
+حتى جايلك هنا فيها more constructsبإنك تعمل high
+
+414
+00:34:18,650 --> 00:34:23,250
+level modeling تعمل model parameterization يعني
+
+415
+00:34:23,250 --> 00:34:26,890
+إنك تعمل model تقدر بتدخيل parameters مختلفة تديلك
+
+416
+00:34:26,890 --> 00:34:32,550
+system مختلف تمام هذا بيكون أسهل اسم بال VHDL في
+
+417
+00:34:32,550 --> 00:34:36,330
+ال design ال use في ال management of large designs
+
+418
+00:34:36,330 --> 00:34:40,810
+تمام إنك تجسم ال design تحط لعبة تعمل لعبة و تعمل
+
+419
+00:34:40,810 --> 00:34:45,470
+package و تعمل components و كده بيكون بال VHDL is
+
+420
+00:34:45,470 --> 00:34:47,270
+easier than Verilog
+
+421
+00:34:50,820 --> 00:34:55,520
+تمام؟ okay عاملين طبعا اللي هي tools اللي بتشتغل
+
+422
+00:34:55,520 --> 00:34:59,400
+مع ال Vrolog او مع ال VHDL او مع التنتين احنا
+
+423
+00:34:59,400 --> 00:35:02,560
+بيهمنا فقط ال tools اللي شغال على مين على ال VHDL
+
+424
+00:35:02,560 --> 00:35:13,080
+لأن هذا احنا اللي هنستخدمه و نشتغل عليه VHDL
+
+425
+00:35:13,080 --> 00:35:17,280
+model عبارة عن textual description لل systemيعني
+
+426
+00:35:17,280 --> 00:35:21,220
+توصيف للـ system text عادي زي أي لغة برمج عادية زي
+
+427
+00:35:21,220 --> 00:35:24,200
+ما هنشوف حيث انت لما تعمله description لها
+
+428
+00:35:24,200 --> 00:35:28,780
+simulation بتصرف زي المفروض ال system حاجة يشتغل
+
+429
+00:35:28,780 --> 00:35:33,860
+كأنه موجود ال system تكتب description لل system
+
+430
+00:35:33,860 --> 00:35:37,860
+بال language هذه تيجي تعمل simulation لما تديله
+
+431
+00:35:37,860 --> 00:35:44,360
+some input بتديلك outputs نفس الاشي كما لو ان ال
+
+432
+00:35:44,360 --> 00:35:48,890
+physical system موجود عندك وشغالتمام فبتقولي تعمل
+
+433
+00:35:48,890 --> 00:35:59,770
+موديلنج تعمل موديلنج تعمل موديلنج
+
+434
+00:35:59,770 --> 00:35:59,850
+تعمل موديلنج تعمل موديلنج تعمل موديلنج تعمل
+
+435
+00:35:59,850 --> 00:35:59,950
+موديلنج تعمل موديلنج تعمل موديلنج تعمل موديلنج
+
+436
+00:35:59,950 --> 00:36:01,030
+تعمل موديلنج تعمل موديلنج تعمل موديلنج تعمل
+
+437
+00:36:01,030 --> 00:36:01,470
+موديلنج تعمل موديلنج تعمل موديلنج تعمل موديلنج
+
+438
+00:36:01,470 --> 00:36:03,010
+تعمل موديلنج تعمل موديلنج تعمل موديلنج تعمل
+
+439
+00:36:03,010 --> 00:36:16,130
+موديلنج تعمل موديلنج تعمل موديلنج تعمل موديلنج
+
+440
+00:36:16,130 --> 00:36:16,330
+ت
+
+441
+00:36:23,130 --> 00:36:26,750
+طبعاً لما تجي تعمل ليها system هتلاقي فيه عندك
+
+442
+00:36:26,750 --> 00:36:29,870
+logic signals اللي بتنتقل من one component ل
+
+443
+00:36:29,870 --> 00:36:32,790
+component أخرى يعني and gate مثلا طالع منها output
+
+444
+00:36:32,790 --> 00:36:38,190
+رايح input ل gate أخرى فبدها wire بظبط بدها اياش
+
+445
+00:36:38,190 --> 00:36:42,670
+wire بتنتقل عليها علشان ليها signal مش هيك ولا؟
+
+446
+00:36:42,670 --> 00:36:47,650
+okay فلقيت ال signal هذه بتكون في لحظة من الأوقات
+
+447
+00:36:47,650 --> 00:36:54,410
+ماخدة قيمة معينة بعد كده ممكن يتغيرتمام؟ تغير قيمة
+
+448
+00:36:54,410 --> 00:36:58,470
+ال signal إذا تغيرت بنقول على إنه حصل event على ال
+
+449
+00:36:58,470 --> 00:37:04,250
+signal هذا حصل إيه؟ event حصل إيه؟ event فالجد بال
+
+450
+00:37:04,250 --> 00:37:08,710
+VHD اللي هتلاقي عنا إمكانية أنه نقدر نوصف ال
+
+451
+00:37:08,710 --> 00:37:13,730
+events بشكل .. يعني بحيث أو ال events اللي بتحصل
+
+452
+00:37:13,730 --> 00:37:17,610
+simultaneously يعني ممكن كده event بيحصل at the
+
+453
+00:37:17,610 --> 00:37:22,910
+same time بال VHD اللي بنقدر نوصفبنقدر ايش نوصف
+
+454
+00:37:22,910 --> 00:37:26,110
+لإن بتبقى ال hardware لما تعمل hardware design
+
+455
+00:37:26,110 --> 00:37:29,470
+ممكن يكون عندك مثلا في level أولاني كده جيت صح and
+
+456
+00:37:29,470 --> 00:37:32,250
+or كده كل واحدة بتطلع output لو اتغير ال input
+
+457
+00:37:32,250 --> 00:37:34,910
+بيتغير ال output تبع الكل simultaneous مش هيك ولا
+
+458
+00:37:34,910 --> 00:37:39,270
+مش كل واحد بيستنى التاني مش هيك فلازم يكون عندك ال
+
+459
+00:37:39,270 --> 00:37:42,710
+language فيها القدرة capability على انه لما يتغير
+
+460
+00:37:42,710 --> 00:37:49,130
+ال هو some event some signal اذا هي بتأثر على كده
+
+461
+00:37:49,130 --> 00:37:54,040
+output كلهم بيتغيروا simultaneousمش هيك؟ و لا ..
+
+462
+00:37:54,040 --> 00:38:06,480
+okay لذلك
+
+463
+00:38:06,480 --> 00:38:11,440
+بتقول فعلا simultaneous events ممكن ال output أو
+
+464
+00:38:11,440 --> 00:38:16,920
+كذا signal يتغير فيهم at the same time فنقول عليهم
+
+465
+00:38:16,920 --> 00:38:20,790
+simultaneous events أو current eventsconcurrent is
+
+466
+00:38:20,790 --> 00:38:25,970
+even يعني بتغيروا in parallel مع بعض at the same
+
+467
+00:38:25,970 --> 00:38:33,730
+time ال VHDL أصلا من يعملوها دول اللي هو ال IEEE
+
+468
+00:38:33,730 --> 00:38:37,410
+اللي هو ال institute of electrical and electronic
+
+469
+00:38:37,410 --> 00:38:41,710
+engineers ال IEEE هو مش محتكروه انه حقيقة عامل
+
+470
+00:38:41,710 --> 00:38:45,550
+standard ومتاح لجميع ال vendors يدلك في بناس كتير
+
+471
+00:38:45,550 --> 00:38:53,480
+عملوا tools كتيرطبقا لل standard اللي هو هذا و
+
+472
+00:38:53,480 --> 00:38:57,940
+كمان عاملا ال standard لل synthesis طبعا لو انت
+
+473
+00:38:57,940 --> 00:39:03,390
+تبعت ال synthesis standard طبعا ال IEEEهتلاقي انه
+
+474
+00:39:03,390 --> 00:39:09,910
+ال design تبعك من السهل انك تعمله porting
+
+475
+00:39:09,910 --> 00:39:14,750
+يعني بيكون portable على عدد كبير من ال PLDs بس انك
+
+476
+00:39:14,750 --> 00:39:17,430
+.. بس انك تلتزي بالاش؟ بال standard يعني استخدم
+
+477
+00:39:17,430 --> 00:39:20,690
+constructs معينة و جانب اشي معين هتلاقي بعد كده
+
+478
+00:39:20,690 --> 00:39:23,250
+انه ممكن في الكتاب بيقولك .. بيقولك constructs ..
+
+479
+00:39:23,250 --> 00:39:26,010
+construct هذا مثلا portable او not portable او في
+
+480
+00:39:26,010 --> 00:39:29,110
+كتاب اخر فاستخدم فقط من الحاجات اللي ماشية مع ال
+
+481
+00:39:29,110 --> 00:39:34,060
+standardتمام؟ عشان لو حبيت تحطها على PLD مختلفة ما
+
+482
+00:39:34,060 --> 00:39:46,060
+تعملش تغييرات يكون portable ال design في
+
+483
+00:39:46,060 --> 00:39:48,940
+tools عديدة لل design تبع digital system زي ما
+
+484
+00:39:48,940 --> 00:39:54,320
+هنشوف منها ال simulators و ال compilers قبلها و ال
+
+485
+00:39:54,320 --> 00:39:57,080
+synthesizers place and route tools
+
+486
+00:40:00,940 --> 00:40:06,840
+هنستخدمها كل هدول في ال methodology تبعتنا عشان
+
+487
+00:40:06,840 --> 00:40:13,820
+نوفر في الوجد والمجهول في عمل ال design يعني مثلا
+
+488
+00:40:13,820 --> 00:40:18,680
+انت عارف لو بدك تعمل optimization ل design that is
+
+489
+00:40:18,680 --> 00:40:23,720
+very time consuming و بتتعب عملية مضمية أظبط يعني
+
+490
+00:40:23,720 --> 00:40:29,770
+لو انت عندك كماشر ساكن و بدك تعملها designطبعا
+
+491
+00:40:29,770 --> 00:40:32,970
+بتمر بمرحلة اللي هي ال logic minimization مش هتاخد
+
+492
+00:40:32,970 --> 00:40:35,290
+معاها مثلا انتوا عارفين كررك مابس و القصص هذه مش
+
+493
+00:40:35,290 --> 00:40:39,550
+هيك ولا .. okay بتتعب .. بتتعب علاجات أربعة غيرها
+
+494
+00:40:39,550 --> 00:40:45,430
+بيضلبك، خمسة بيضلب أكتر، ستة هدا ..مش هيك فانت إذا
+
+495
+00:40:45,430 --> 00:40:49,410
+تعمل design واستخدامك لل software tools هدول you
+
+496
+00:40:49,410 --> 00:40:53,050
+don't need to use ال manual method بإنك تعمل
+
+497
+00:40:53,050 --> 00:40:57,500
+minimization مين بيعملك إياه؟ ال toolsانت بتكتب ال
+
+498
+00:40:57,500 --> 00:40:59,920
+equation على طول و بتقولش اذا في مجلش بتعمل و بظبط
+
+499
+00:40:59,920 --> 00:41:03,980
+لكيه او لو انت بتعمل design ليهش sequential مثلا
+
+500
+00:41:03,980 --> 00:41:08,480
+فيها flip-flops فيها counters و guesses تعرف لما
+
+501
+00:41:08,480 --> 00:41:11,260
+تجيب تعمل design لأي sequential system مش انت one
+
+502
+00:41:11,260 --> 00:41:15,080
+step انك تعمل من مجلش لعدد ال states عاملته ولا لأ
+
+503
+00:41:15,080 --> 00:41:18,060
+في آخر ال semester تبع ال digital design و تغلب و
+
+504
+00:41:18,060 --> 00:41:23,190
+تاخد وجهوكمان انت عارف الوقت مش يعني هو مهم طبعا
+
+505
+00:41:23,190 --> 00:41:27,830
+لكن الهم كمان انه اي اشي manual بيكون احتمالية
+
+506
+00:41:27,830 --> 00:41:32,830
+الخطأ اكبر بكتير صح ولا بلو اشي اللي هي automated
+
+507
+00:41:32,830 --> 00:41:35,770
+طبعا اي ات .. اي automation system اللي عملوه في
+
+508
+00:41:35,770 --> 00:41:38,310
+الاخر بين الأدمين where يكون في bug في ال system
+
+509
+00:41:38,310 --> 00:41:42,490
+لكن بيكون مر مراحل testing واخد بالك اللي هي كتيرة
+
+510
+00:41:42,490 --> 00:41:45,610
+وناس بعت نص وكذا و تقريبا يعني three of errors مش
+
+511
+00:41:45,610 --> 00:41:50,950
+هيك ولا .. okay فال tools هذهكثير بيسهلك الموضوع
+
+512
+00:41:50,950 --> 00:41:56,370
+من ناحية optimization و من نواحي أخرى عديدة و
+
+513
+00:41:56,370 --> 00:42:02,070
+تقصرلك الوجد كمان و كمان بتمكنك ال tools هذه انك
+
+514
+00:42:02,070 --> 00:42:08,010
+تستخدم طرق عديدة لحل نفس ال problem و تشوف أيهما
+
+515
+00:42:08,010 --> 00:42:10,670
+الأكثر سواء من ناحية performance او من ناحية cost
+
+516
+00:42:10,670 --> 00:42:16,160
+او من ناحية time من ناحية weight من ناحية كدهتعرف
+
+517
+00:42:16,160 --> 00:42:20,600
+نفس ال problem ممكن تتحل باكتر من طريقة مظبوط ولان
+
+518
+00:42:20,600 --> 00:42:24,520
+لماذا اقول لك مثلا بدي اعمل circuit يضرب رقامين في
+
+519
+00:42:24,520 --> 00:42:30,160
+بعض يعني ابسط اللي هو التعددية ان واحد يعملها مثلا
+
+520
+00:42:30,160 --> 00:42:33,360
+بدي اعملها and or inverter واحد يقول بدي اعملها
+
+521
+00:42:33,360 --> 00:42:36,980
+بنانسي واحد بنارز واحد يقول لأ انا مش هستخدم
+
+522
+00:42:36,980 --> 00:42:39,640
+هستخدم components و اعمل multiply بطريقة معينة
+
+523
+00:42:39,640 --> 00:42:42,580
+اليها طرق عادية على فكرة فممكن تعمل كده اكتشف نفس
+
+524
+00:42:42,580 --> 00:42:47,140
+ال design تمامهل جيت ال software مش عمال اكلش هذا
+
+525
+00:42:47,140 --> 00:42:50,800
+.. هذا بده فعلا ال human بده البني ادم فانت عمال
+
+526
+00:42:50,800 --> 00:42:58,300
+بتقع في نفسك و توفر وقتك و إبداعك و مجهودك من
+
+527
+00:42:58,300 --> 00:43:03,480
+شغلات which are very time consuming و error prone
+
+528
+00:43:03,480 --> 00:43:07,060
+يعني و أرض انك تقع فيها في الخطأ كتير و توفر عقليك
+
+529
+00:43:07,060 --> 00:43:10,720
+و دهنك و وقتك لحاجات ايش أرقىبتجرب دفعة
+
+530
+00:43:10,720 --> 00:43:14,260
+architectures او دفعة designs تعملها و توصفها بال
+
+531
+00:43:14,260 --> 00:43:18,060
+VHDL و بتقعد تعمل في إلها analysis و simulation و
+
+532
+00:43:18,060 --> 00:43:23,020
+testing و كذا و تشوف تمام هذي ميزة ال VHDL و ميزة
+
+533
+00:43:23,020 --> 00:43:36,900
+ال methodology اللي احنا بتتكلم عليها تمام again
+
+534
+00:43:36,900 --> 00:43:42,240
+قولنا ال P&T عبارة عن ايه؟عبارة عن ICs chips
+
+535
+00:43:42,240 --> 00:43:46,680
+بيستخدمها انك تحط فيها some digital system تبرمجها
+
+536
+00:43:46,680 --> 00:43:50,240
+بحيث انها تعمل functionality تبع تبعة some issue
+
+537
+00:43:50,240 --> 00:43:54,260
+اللي هي ال system وانا
+
+538
+00:43:54,260 --> 00:43:59,740
+فيها منها capacities يعني range كبير ممكن من مئات
+
+539
+00:43:59,740 --> 00:44:05,780
+ال gates الى ملايين ال gates ومعظمها are
+
+540
+00:44:05,780 --> 00:44:10,080
+reprogramableيعني اذا انت حطيت فيها system برمجتها
+
+541
+00:44:10,080 --> 00:44:13,200
+ممكن تعمل erase لل system وتحط فيه system جديد
+
+542
+00:44:13,200 --> 00:44:19,920
+كأنها ما كأنك ما كتبتش فيها وانا هستخدم برمجتها
+
+543
+00:44:19,920 --> 00:44:23,380
+اللي هي file سمينا ال configuration file والهدفين
+
+544
+00:44:23,380 --> 00:44:26,700
+اللي بيطلعوه اللي هو ال place and is and root
+
+545
+00:44:26,700 --> 00:44:36,380
+فاكرين place and root اللي هو tool وبعدين
+
+546
+00:44:37,690 --> 00:44:43,170
+في PLDs بيسموها in circuit irreprogramable يعني
+
+547
+00:44:43,170 --> 00:44:49,390
+بيكون فيه عندك bar في إحدى ال chips بيكون PLD زمان
+
+548
+00:44:49,390 --> 00:44:53,490
+كان عشان تبرمج قطعة بيعملها socket بتسحبها من ال
+
+549
+00:44:53,490 --> 00:44:57,570
+socket وبعدين بتبرمجها في programmer منفصل موصل مع
+
+550
+00:44:57,570 --> 00:45:01,290
+ال PC أو workstation أو لابتوب أو whatever وبعدين
+
+551
+00:45:01,290 --> 00:45:06,140
+بعد بتبرمجها بترجح على ال socketهل جيت المعظمها in
+
+552
+00:45:06,140 --> 00:45:10,140
+field او in circuit reprogramable يعني انت من غير
+
+553
+00:45:10,140 --> 00:45:13,840
+ما تشيلها من ال board و هي في نفس ال board حتى لو
+
+554
+00:45:13,840 --> 00:45:18,760
+بتكون ملحمة soldered يعني بيتبرمجها و تواصلها مع
+
+555
+00:45:18,760 --> 00:45:21,060
+ال pc ال board او ال system و بتعملها
+
+556
+00:45:21,060 --> 00:45:25,360
+reprogramming من غير ما تفكر طبعا هذا بيوفر كتير
+
+557
+00:45:25,360 --> 00:45:29,520
+في ال budget و ال time و حتى كمان بيحافظ على سلامة
+
+558
+00:45:29,520 --> 00:45:34,930
+ال ICتعرفي القصيدة لو سحبتها، لو انت مش يعني .. لو
+
+559
+00:45:34,930 --> 00:45:39,870
+مش حاوية، ممكن تخربها، مش هيك و لا، اوكي ماشي
+
+560
+00:45:59,310 --> 00:46:02,850
+في ال figure التالي هنشوف design methodology
+
+561
+00:46:02,850 --> 00:46:10,330
+تبعتنا ال flow هنمروا خطوات عديدة هتكلم عليها
+
+562
+00:46:10,330 --> 00:46:14,810
+بالتفصيل ان شاء الله شوف تبدأ بال analyze
+
+563
+00:46:14,810 --> 00:46:15,550
+requirements
+
+564
+00:46:21,120 --> 00:46:23,460
+Write a VHDL design description and so on ..
+
+565
+00:46:23,460 --> 00:46:28,460
+هيتكلم عن كل خطوة بتوصيل ان شاء الله تلاحظ مجسم ال
+
+566
+00:46:28,460 --> 00:46:32,640
+steps الى columns هاي ال column الأولاني التاني
+
+567
+00:46:32,640 --> 00:46:36,400
+كذا الى
+
+568
+00:46:36,400 --> 00:46:38,680
+groups كل group هتطيهش ب column
+
+569
+00:46:47,290 --> 00:46:50,250
+بحيث ال .. ال .. ال phases اللي .. اللي علاقة بعض
+
+570
+00:46:50,250 --> 00:46:54,210
+حاططها بوان إيش بوان كولم يعني مثلا يمكن أنتوا
+
+571
+00:46:54,210 --> 00:46:57,870
+درستوا software engineering يعني usually
+
+572
+00:46:57,870 --> 00:47:00,450
+requirements مع .. مع less specification مش هيكوية
+
+573
+00:47:00,450 --> 00:47:02,670
+لأ حتى مرة بيسموا .. برات بيسموا software
+
+574
+00:47:02,670 --> 00:47:04,190
+engineering requirements and specification
+
+575
+00:47:04,190 --> 00:47:07,210
+document مش هيكوية لأ مثلا إذا كنت كاتب جملة لكن
+
+576
+00:47:07,210 --> 00:47:10,310
+هو لو بدك تفشل أكتر في الأول تكتب .. تكتب
+
+577
+00:47:10,310 --> 00:47:13,730
+requirements وبعدين إيش less specification فهيحطلك
+
+578
+00:47:13,730 --> 00:47:18,620
+يهم one إيش و one كولمالـ code writing ال writing
+
+579
+00:47:18,620 --> 00:47:23,120
+بتاع ال VHDL code و ال compilation حاططهم مياشي ب
+
+580
+00:47:23,120 --> 00:47:27,460
+another column لأنهم two related tasks اللي اللي
+
+581
+00:47:27,460 --> 00:47:31,640
+علاقة بعض فال task اللي اللي علاقة بعض حاططهم ب
+
+582
+00:47:31,640 --> 00:47:38,100
+one column ال shaded phases هتلاقي اللي هي المراحل
+
+583
+00:47:38,100 --> 00:47:40,620
+اللي بيعمل فيها verification لل system طلع هنا
+
+584
+00:47:40,620 --> 00:47:46,020
+مثلا هنا المرحلة هذه فيها functional simulation
+
+585
+00:47:48,530 --> 00:47:53,290
+فانكشنال سيموليشي سنتحدث عنها هذه برضه سيموليشي
+
+586
+00:47:53,290 --> 00:47:57,870
+تستينغ هذه post-synth simulation timing simulation
+
+587
+00:47:57,870 --> 00:48:01,070
+بعدين verified PLDs operation هذه كلها مراحل
+
+588
+00:48:01,070 --> 00:48:04,950
+verification مراحل verification اللي معمولة بالـ
+
+589
+00:48:04,950 --> 00:48:11,630
+gray طبعا
+
+590
+00:48:11,630 --> 00:48:15,480
+ال flow اللي هنا اتلاحظ انه linearتمسس step by
+
+591
+00:48:15,480 --> 00:48:20,500
+step لكن ما بيخفعش عليكوا انه اي design سواء
+
+592
+00:48:20,500 --> 00:48:24,540
+hardware او software ممكن تيجي لمرحلة او اكتر
+
+593
+00:48:24,540 --> 00:48:28,600
+تعملها من اول لجديد مش هيك ولا .. و تالي لإنه في
+
+594
+00:48:28,600 --> 00:48:32,480
+الأخر العملية iterative process .. iterative ايش؟
+
+595
+00:48:32,480 --> 00:48:36,020
+process .. ممكن انا اجي اضطر ل .. يمكن
+
+596
+00:48:36,020 --> 00:48:38,880
+requirements بالاساس انا كتبها غلط مش مظبوط
+
+597
+00:48:38,880 --> 00:48:42,790
+مافهمتش ال problemأو simple problem نوعا ما لكن
+
+598
+00:48:42,790 --> 00:48:46,350
+لما أجيت خشفت بالتفاصيل بكتب و كتبت ال
+
+599
+00:48:46,350 --> 00:48:49,650
+specifications و طلعت ناقصة او مش مظبوطة مية في
+
+600
+00:48:49,650 --> 00:48:55,750
+المية و أكاد اي مرحلة فالممكن اللي هو خلال مراحل
+
+601
+00:48:55,750 --> 00:49:01,330
+ال design هدولإنه ترجع لأي مرحلة أو أكتر و تشتغلها
+
+602
+00:49:01,330 --> 00:49:04,470
+من أول جديد مرة مرتين تلاتة أو أكتر، هذا أيشي
+
+603
+00:49:04,470 --> 00:49:09,070
+طبيعي، أيشي .. طبيعي لغاية ما تحصل على ال
+
+604
+00:49:09,070 --> 00:49:11,670
+stimulation اللي بدك إياه و ال .. و ال response
+
+605
+00:49:11,670 --> 00:49:14,170
+اللي بدك إياها، شكوا إلى .. okay ماشي
+
+606
+00:49:18,290 --> 00:49:22,110
+يعني ممكن يكون عندك مثلا يعني نقص في الفهم ال
+
+607
+00:49:22,110 --> 00:49:26,010
+requirements ممكن يكون فهمت ال requirements وعملت
+
+608
+00:49:26,010 --> 00:49:29,190
+ال specification سليم و كله تمام تمام لكن جيت في
+
+609
+00:49:29,190 --> 00:49:35,370
+ال coding غلطت يصير مش هيك ولا .. اي نعم يمكن في
+
+610
+00:49:35,370 --> 00:49:38,070
+timing constraint violations ال design function
+
+611
+00:49:38,070 --> 00:49:43,590
+سليم الجيت فيه سليم لكن بعملك المطلوب بس وجدت أب��أ
+
+612
+00:49:43,590 --> 00:49:49,660
+من المطلوب بال .. بالفعل مش هيك يعنيتمام؟ لازم it
+
+613
+00:49:49,660 --> 00:49:53,100
+has to fulfill ال time requirements يعني لازم يفي
+
+614
+00:49:53,100 --> 00:49:55,340
+بال time requirements اللي انت حاطيتها مش هيك و
+
+615
+00:49:55,340 --> 00:49:58,800
+ايه لان؟مرات في شغلات بالذات في الحاجات ال
+
+616
+00:49:58,800 --> 00:50:03,980
+disaster ال .. ال .. المصائب و الحاجات ال critical
+
+617
+00:50:03,980 --> 00:50:06,700
+اللي حايزة زي مثلا غرفة انعاش بتعمل design ل
+
+618
+00:50:06,700 --> 00:50:10,580
+system المفروض مثلا انه المريض يحقن او بالاشي اللي
+
+619
+00:50:10,580 --> 00:50:13,900
+فلاني في الوقت اللي لو حصل عرض لفلاني واحد اتلاته
+
+620
+00:50:13,900 --> 00:50:16,360
+يحقن بالمدى اللي فلاني خلال ال time معين و الا
+
+621
+00:50:16,360 --> 00:50:25,530
+هيستير الاشي حت ..الفلانة okay ف .. فمعناته ال
+
+622
+00:50:25,530 --> 00:50:28,770
+timing مهم مش هيكوا لها ال timing ايه ده يعني ممكن
+
+623
+00:50:28,770 --> 00:50:31,510
+ال system functional يشغل لكن من ناحية ال timing
+
+624
+00:50:31,510 --> 00:50:35,350
+مافيش بال times بال time المطلوب تعرف ال
+
+625
+00:50:35,350 --> 00:50:37,290
+functional شغال زي ايش ماهيقولك functional زي ايش
+
+626
+00:50:37,290 --> 00:50:40,290
+ماهيقولك مثلا ايش functionalين بيدودي مثلا اللي هو
+
+627
+00:50:40,290 --> 00:50:47,130
+ال .. ال .. ال .. ال .. الشنطة هذه للساحة تمام
+
+628
+00:50:47,130 --> 00:50:52,910
+للساحةبدي اوديها ب .. بتقدر توديها بكذا طريقة، اذا
+
+629
+00:50:52,910 --> 00:50:57,750
+مافيش constraints بتقدر توديها بمشة على الأقدام و
+
+630
+00:50:57,750 --> 00:51:01,110
+على بسكليت و بسيارة أجرى و بسيارة خاصة طلب و بأكتر
+
+631
+00:51:01,110 --> 00:51:04,130
+من طريقة مش هيك ولا .. لكن لو انا حاطيتلك
+
+632
+00:51:04,130 --> 00:51:11,050
+constraint مثلا خلال تلت ساعة تكون في الساحةهذا في
+
+633
+00:51:11,050 --> 00:51:13,730
+time constraint مش هيك ولا لا واضح انه مش هينفع
+
+634
+00:51:13,730 --> 00:51:17,290
+المشي .. ماشي بيعمل اشي functionally لكن مابيفيش
+
+635
+00:51:17,290 --> 00:51:21,510
+بالقياش بال timing المطلوب و بماشي مابتيجيش طبعا
+
+636
+00:51:21,510 --> 00:51:27,010
+ولا؟ و يمكن ع بسكليتي ممكن تيجي .. يمكن بس مش اكيد
+
+637
+00:51:27,010 --> 00:51:31,170
+مش هيك ولا لا؟ جربتها؟ اذا انا احنا هستخدم المثل
+
+638
+00:51:31,170 --> 00:51:36,990
+ذول الجهاد و هنتكلم على تفصيل خطوات بإذن الله تباع
+
+639
+00:51:38,430 --> 00:51:42,630
+بنبدأ بالخطوطين اللي في الأول اللي هو analyze
+
+640
+00:51:42,630 --> 00:51:45,690
+requirements و develop specifications هدول ما اللي
+
+641
+00:51:45,690 --> 00:51:48,190
+هم مش تعرف بالطريقة حتى سواء أنت شغال بال
+
+642
+00:51:48,190 --> 00:51:50,390
+methodology تبعتنا أو أي شيء تاني سواء هدول أسوت
+
+643
+00:51:50,390 --> 00:51:53,330
+وير أي series اللي بدك تعمل عليه ال design لازم
+
+644
+00:51:53,330 --> 00:51:57,550
+يمر مرحلة analysis ل requirements و بعدين تكتب
+
+645
+00:51:57,550 --> 00:51:58,990
+specifications مش هيك واضح
+
+646
+00:52:04,710 --> 00:52:07,350
+في requirements analysis ايش بنسوي؟ بنحاول نفهم ال
+
+647
+00:52:07,350 --> 00:52:10,130
+problem تبعاتنا المفروض ايش هتحل ايش المشكلة اللي
+
+648
+00:52:10,130 --> 00:52:16,570
+هتحلها و نكتب ال problem في شكل واضح تبعاتنا نعرف
+
+649
+00:52:16,570 --> 00:52:20,150
+ال problem فالبالك انك تعرف ال problem هذي مهم جدا
+
+650
+00:52:20,150 --> 00:52:26,690
+هذي مهم جدا انك تعرف ال problem و تكتبها مرحلة
+
+651
+00:52:26,690 --> 00:52:30,670
+مهمة جدا لان اذا انت ماعملتش تعريف واضح و كامل لل
+
+652
+00:52:30,670 --> 00:52:33,550
+problemالـ design اللي هتعمله في الآخر مش حافظ
+
+653
+00:52:33,550 --> 00:52:40,310
+بالمطلوب مش رايكوا اي نوع .. اي نوع اذا
+
+654
+00:52:40,310 --> 00:52:44,950
+في constraints لل system سواء من ناحية environment
+
+655
+00:52:44,950 --> 00:52:49,170
+من ناحية كده المفروض تتحدد تمام من constraints ما
+
+656
+00:52:49,170 --> 00:52:53,610
+تتقول مثلا المفروض يعمل ايش فلاني خلال one second
+
+657
+00:52:53,610 --> 00:52:57,250
+المفروض يكون الوزن ال weight تبع ال system مايزيدش
+
+658
+00:52:57,250 --> 00:53:01,580
+عن كده مثلاالـ volume مايزيش عن كده هذا بتكتب في
+
+659
+00:53:01,580 --> 00:53:10,920
+ال requirements تمام؟ مع ال concerns الشروط هذه
+
+660
+00:53:10,920 --> 00:53:16,060
+كله بالكتاب وين اللي هو في ال requirements بعدين
+
+661
+00:53:16,060 --> 00:53:17,800
+بتخش على ايش؟ على ال specifications
+
+662
+00:53:24,650 --> 00:53:28,510
+ال input طبعا ال specification writing او ال
+
+663
+00:53:28,510 --> 00:53:30,290
+specification document اللي هو requirements
+
+664
+00:53:30,290 --> 00:53:35,390
+document طبعا في ال specification بتحدد ايش
+
+665
+00:53:35,390 --> 00:53:38,990
+interface تبعت ال system ايش ال input ايش ال
+
+666
+00:53:38,990 --> 00:53:41,650
+output ايش ال functions اللي ال system المفروض
+
+667
+00:53:41,650 --> 00:53:47,030
+يعملها عشان يحل ال problem طبعا ال system
+
+668
+00:53:47,030 --> 00:53:51,350
+functions ممكن تعملها
+
+669
+00:53:51,350 --> 00:53:52,470
+specification اما
+
+670
+00:54:01,650 --> 00:54:06,090
+خليني أقول .. أعيد الجملة هذه تاني انه انت في ال
+
+671
+00:54:06,090 --> 00:54:12,290
+specification بتحدد ال .. ال .. ال .. ال system
+
+672
+00:54:12,290 --> 00:54:16,650
+المفروض ايش ال behavior تبعه، ايش السلوك، لكن مش
+
+673
+00:54:16,650 --> 00:54:20,370
+كيف هينعمل السلوك، هيتنفذ، هذا مش شغل .. مش شغل من
+
+674
+00:54:20,370 --> 00:54:24,130
+ال specification، لسه بعد كده فيه ال design، تمام؟
+
+675
+00:54:24,130 --> 00:54:26,750
+الشخص بتقول ال behavior بتاعه المفروض يكون كده،
+
+676
+00:54:26,750 --> 00:54:30,650
+تمام؟ يعني لما انا أديله كده، يصير كده، لكن كيف
+
+677
+00:54:30,650 --> 00:54:38,470
+بيصير؟هذا ليس شغل الـ specification ممكن تضع فيه
+
+678
+00:54:38,470 --> 00:54:40,890
+performance requirements and constraints في الـ
+
+679
+00:54:40,890 --> 00:54:44,550
+specification زي الـ speed of operation وقدرش ال
+
+680
+00:54:44,550 --> 00:54:50,910
+power consumption إذا كنت تعمل مثلا جوال هذا مهم
+
+681
+00:54:50,910 --> 00:54:53,510
+فيه كثير في حكايات الـ power consumption
+
+682
+00:54:57,140 --> 00:55:02,760
+لأنه انت بيهمك الجوال يكون ما تضطرش انك تشحنه و
+
+683
+00:55:02,760 --> 00:55:06,040
+يمر مثلا على جال يوم و يومين حسب تصالتك بشيكويلان
+
+684
+00:55:06,040 --> 00:55:09,860
+غير ما تحطه في الشاحن مرة اخرى و شيكويلان و اتعالى
+
+685
+00:55:09,860 --> 00:55:12,220
+لما تستخدم ال ICs فيه معينة يكون ال power
+
+686
+00:55:12,220 --> 00:55:14,980
+consumption تبعها جليل و ايه اللي لو ماخدش
+
+687
+00:55:14,980 --> 00:55:19,740
+الاعتبار هذا في الحسبان هتلاقي انه ال battery نفدت
+
+688
+00:55:19,740 --> 00:55:24,430
+و راحل فيها في واجهة جليلمشكلة problem ادخلينها في
+
+689
+00:55:24,430 --> 00:55:26,070
+power consumption requirement بتشيكوا ولا
+
+690
+00:55:26,070 --> 00:55:28,550
+specification غير تقول اه والله انا من
+
+691
+00:55:28,550 --> 00:55:31,890
+specification لازم انا ال battery حاطوليها و
+
+692
+00:55:31,890 --> 00:55:35,250
+استخدم استخدام عادي او حسب نوع الاستخدام اللي
+
+693
+00:55:35,250 --> 00:55:41,370
+بدكية ماتخلصش خلال 24 ساعة او 48 ساعة كله هدف من
+
+694
+00:55:41,370 --> 00:55:45,210
+حاطوليها في ال specification ال weight مثلا ممكن
+
+695
+00:55:45,210 --> 00:55:47,870
+بنحطه في ال specification تقول انا بده اعمل جوال
+
+696
+00:55:47,870 --> 00:55:54,660
+او بده اعمل tabletمثلا طب ماشي ال tablet اللي هي
+
+697
+00:55:54,660 --> 00:56:01,460
+دي المفروض تنحمل بالإيد صح ولا لأ المفروض انا اذا
+
+698
+00:56:01,460 --> 00:56:05,420
+حملتها لمدة مثلا ساعة زمان او كده ماحسش بالتعب او
+
+699
+00:56:05,420 --> 00:56:12,140
+كده و لو انه يعني انا عندي tablet في البيت بصراحة
+
+700
+00:56:12,140 --> 00:56:15,920
+بحس انها دقيقة اللي بشيلها يعني في ال .. هي طبعا
+
+701
+00:56:15,920 --> 00:56:18,980
+معمولة ممكن تركنها ت .. ت .. تسندها او كده بس مرات
+
+702
+00:56:18,980 --> 00:56:22,070
+بحب الواحد يمسكها بيده و كدهإذا مسكت مدة طويلة من
+
+703
+00:56:22,070 --> 00:56:25,850
+حيث انها فيها toggle و لا لأ فمعناته في
+
+704
+00:56:25,850 --> 00:56:29,530
+requirement في شغلات تفاصيل زي كده لازم الكتاب وين
+
+705
+00:56:29,530 --> 00:56:32,650
+في ال classification من ناحية weight من ناحية
+
+706
+00:56:32,650 --> 00:56:34,530
+volume من ناحية power consumption من ناحية شغلات
+
+707
+00:56:34,530 --> 00:56:40,390
+إيش كتير okay ال
+
+708
+00:56:40,390 --> 00:56:43,490
+classification ال requirements أكيد بنكتب لعشرة
+
+709
+00:56:43,490 --> 00:56:46,650
+language عادي باللغة بتاعتنا سواء بالإيليس أو
+
+710
+00:56:46,650 --> 00:56:49,830
+بالعربي أو بأي لغة أخرىبقى مينكتبش ال requirements
+
+711
+00:56:49,830 --> 00:56:55,550
+مينكتبش بال إياش بال VHDL مينكتب لغة عادية و ال
+
+712
+00:56:55,550 --> 00:56:57,810
+specification برضه في العادة مينكتب إياش بناشر
+
+713
+00:56:57,810 --> 00:57:02,930
+language عادية تمام و لا لغة عادية مش لغة خاصة لكن
+
+714
+00:57:02,930 --> 00:57:05,930
+بتقدر تكتب ال specification باستخدام إياش ال VHDL
+
+715
+00:57:05,930 --> 00:57:10,630
+برضه لو بدك عينا
+
+716
+00:57:10,630 --> 00:57:14,450
+بالعمل simulation تتأكد من ال behavior لكن في
+
+717
+00:57:14,450 --> 00:57:17,150
+الغالب اللي .. اللي كتبته متقدرش تعمل ال synthesis
+
+718
+00:57:17,150 --> 00:57:20,760
+متحولش ل gatesهيضطر لك تعمل design اللي هي file
+
+719
+00:57:20,760 --> 00:57:25,040
+تاني عشان تعمل ايش تعمله تنسيسي لو انت مرات
+
+720
+00:57:25,040 --> 00:57:27,540
+الإنسان بيكون في مرحلة .. من المرحلة بيكون مهتم
+
+721
+00:57:27,540 --> 00:57:31,760
+بال idea بالفكرة وبالطريقة بعدين ايش بيدهضون
+
+722
+00:57:31,760 --> 00:57:35,260
+مابيهمنيش كتير موضوع تاني تمام فتكتب requirements
+
+723
+00:57:35,260 --> 00:57:38,700
+and specification بال VHDL behavioral behavioral
+
+724
+00:57:38,700 --> 00:57:43,180
+سلوكي و بتعمل simulation بتلاقي اه والله فعلا
+
+725
+00:57:43,180 --> 00:57:47,120
+بالطريقة اعمللي هذا بعدين ال behavior هذا و
+
+726
+00:57:47,120 --> 00:57:50,790
+تشهروله هيعمل موضوع تانيتمام؟ إذا أنت مهتم إنك
+
+727
+00:57:50,790 --> 00:57:55,250
+تطعلي ال hardware بتكتب some اللي هي ال file تاني
+
+728
+00:57:55,250 --> 00:57:58,510
+ممكن يعمله synthesis يعمله تخليق اللي هو تحوي ..
+
+729
+00:57:58,510 --> 00:58:00,190
+قولنا synthesis إيش بيشي حوي .. بيشي بيشي حوي
+
+730
+00:58:00,190 --> 00:58:03,970
+بيحوي من description إلى إيه إيش إلى gates إلى
+
+731
+00:58:03,970 --> 00:58:09,190
+hardware إلى logic إلى logic تمام؟ فبتنكتب برضه
+
+732
+00:58:09,190 --> 00:58:15,420
+ممكن تنكتب ال specification تنكتب ال VHDL تمام؟و
+
+733
+00:58:15,420 --> 00:58:22,080
+يشمزتها انت عارف الايات لغة برمجها سواء هدوء او
+
+734
+00:58:22,080 --> 00:58:26,640
+سواء و مافيش فيها ambiguities تمام ولا؟ مافيش فيها
+
+735
+00:58:26,640 --> 00:58:30,240
+التباس بينهم لغات الكلام العادية اللي بنقل بيه
+
+736
+00:58:30,240 --> 00:58:34,960
+ambiguous مظبوط ولا؟ يعني ممكن التعبير الواحد او
+
+737
+00:58:34,960 --> 00:58:37,380
+الكلمة الواحدة او الكشتكة الواحد يعني اكتر من
+
+738
+00:58:37,380 --> 00:58:40,340
+المعنى يفهمه الواحد باكتر من طريقة او الأشخاص
+
+739
+00:58:40,340 --> 00:58:44,680
+المختلفينفإذا استخدمت انت VHDL انت لغيتي الـ
+
+740
+00:58:44,680 --> 00:58:48,460
+ambiguities هدول مش هيكوا الاتباسات مش هيك؟ ايه
+
+741
+00:58:48,460 --> 00:58:55,280
+نعم؟ okay
+
+742
+00:58:55,280 --> 00:58:58,900
+فانت عاملا إذا كتبت classification باستخدام VHDL
+
+743
+00:58:58,900 --> 00:59:01,700
+عاملا تكتب ال algorithm تبعت ال system ال behavior
+
+744
+00:59:01,700 --> 00:59:04,640
+تبعت أيش ال system بغض النظر أيش حياتي أيش ملزمة
+
+745
+00:59:04,640 --> 00:59:09,640
+أيش hardware لل implementationو تعملوا simulation
+
+746
+00:59:09,640 --> 00:59:14,620
+تتأكدوا سليم و تمام تمام okay لكن عمليا انهم
+
+747
+00:59:14,620 --> 00:59:17,420
+بيستخدموش اللي بيشتغل كتابة اللي هو classification
+
+748
+00:59:17,420 --> 00:59:24,460
+بيستخدموا اللغة اللي هو العادى، اللغة عادى سواء
+
+749
+00:59:24,460 --> 00:59:30,380
+English او Arabic او اي لغة او اي لغة اخرىلأن
+
+750
+00:59:30,380 --> 00:59:35,500
+العيب هو إنه لو كتبت ال explanation باستخدام VHDL
+
+751
+00:59:35,500 --> 00:59:39,160
+most probably مش هيكون synthesizable مش هيقدر
+
+752
+00:59:39,160 --> 00:59:43,040
+يحوله إلى IIS إلى IIS هيضطر تكتب في IIS file تاني
+
+753
+00:59:43,040 --> 00:59:49,280
+description تاني عشان تحوله إلى hardware قريبا
+
+754
+00:59:49,280 --> 00:59:55,600
+نشوف المثال التالي على
+
+755
+00:59:55,600 --> 00:59:59,060
+half other عارفين ال half other؟ very simple
+
+756
+01:00:03,250 --> 01:00:08,910
+السيركيت نبدأ بكتابة requirements بنشتغل لغة عادية
+
+757
+01:00:08,910 --> 01:00:14,850
+ممكن تقول نحتاج أن نتمكن من إضافة two one bit by
+
+758
+01:00:14,850 --> 01:00:19,170
+numbers هذه هي requirements هذه هي requirements
+
+759
+01:00:19,170 --> 01:00:23,770
+بدنا يعني نعمل أشي مش بعلي رقمين كل رقم one bit
+
+760
+01:00:23,770 --> 01:00:28,650
+هذه هي requirements بدنا
+
+761
+01:00:28,650 --> 01:00:32,790
+نكتب ال specificationممكن نضيف تاريخ نعمل تاريخ
+
+762
+01:00:32,790 --> 01:00:39,770
+تجمع بيانامبرز تاريخ
+
+763
+01:00:39,770 --> 01:00:40,250
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ
+
+764
+01:00:40,250 --> 01:00:40,370
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ
+
+765
+01:00:40,370 --> 01:00:40,590
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ
+
+766
+01:00:40,590 --> 01:00:41,390
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ
+
+767
+01:00:41,390 --> 01:00:41,430
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ
+
+768
+01:00:41,430 --> 01:00:57,930
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ ت
+
+769
+01:01:01,250 --> 01:01:09,890
+ممكن اضافة بلوك دياجرام اذا
+
+770
+01:01:09,890 --> 01:01:13,130
+فهمت
+
+771
+01:01:13,130 --> 01:01:16,930
+الكورس على اي اش صغير فتعمل على اي اش كبير ممكن
+
+772
+01:01:16,930 --> 01:01:22,330
+اضافة للوصفة بلوك دياجرام مثل هذا بلوك دياجرام فيه
+
+773
+01:01:22,330 --> 01:01:27,070
+اتصالين او اتصالين A وBو الـ two outposts اللي
+
+774
+01:01:27,070 --> 01:01:30,750
+اولا نسموه تاني ايش ال carry out و سمنا ايش half
+
+775
+01:01:30,750 --> 01:01:36,010
+other سمناها half other و تقريلا جيت احنا كتبنا
+
+776
+01:01:36,010 --> 01:01:40,350
+requirements و كتبنا وراها ايش justification مش
+
+777
+01:01:40,350 --> 01:01:44,990
+هيك و لا اوكي مثلا we are following the data flow
+
+778
+01:01:44,990 --> 01:01:47,310
+design اللي هو ال diagram اللي هو اللي شفناه قبل
+
+779
+01:01:47,310 --> 01:01:50,650
+شوي تابعين بعد كده في ال step اللي وراها لو روحت
+
+780
+01:01:50,650 --> 01:01:53,490
+لل diagram اللي هي تكتب ال description بال VHDL
+
+781
+01:01:55,250 --> 01:02:08,550
+تكتب description باستخدام ال VHDL يعني
+
+782
+01:02:08,550 --> 01:02:11,190
+هنا بالكتاب هذا بالتحديد و بال course هذا بالتحديد
+
+783
+01:02:11,190 --> 01:02:16,810
+ال designs اللي هنكتبهم كلهم synthesizable يعني
+
+784
+01:02:16,810 --> 01:02:21,130
+فعلا بتحولوا ل hardware تمويلة لذلك هتلاقي انت لو
+
+785
+01:02:21,130 --> 01:02:24,820
+روحت الفرنسة ال VHDL شباب على ال internetهتلاقي ال
+
+786
+01:02:24,820 --> 01:02:27,640
+.. رهيبة فيها شغلات كتير فما .. فيكون فيها مصطلح
+
+787
+01:02:27,640 --> 01:02:30,520
+كتير احنا مش .. بالغرض من المصطلح .. مابدناش اتعلم
+
+788
+01:02:30,520 --> 01:02:34,740
+كل التراكيب تبع ال digital بده تراكيب ايش؟ اللي
+
+789
+01:02:34,740 --> 01:02:38,580
+بتلزمنا بس اللي بتقدر ايش؟ اللي هو الشغل if you
+
+790
+01:02:38,580 --> 01:02:40,780
+are interested you can learn more about it about
+
+791
+01:02:40,780 --> 01:02:44,720
+them على ال internet موجود بده تراكيب اللي بتلزم و
+
+792
+01:02:44,720 --> 01:02:47,880
+اللي بقدر اعمل فيها design ل digital .. ل complete
+
+793
+01:02:47,880 --> 01:02:54,590
+digital system complete digital system okayاللي
+
+794
+01:02:54,590 --> 01:02:56,830
+جاي تبقى نعمل description قولنا ممكن يكون ال
+
+795
+01:02:56,830 --> 01:03:03,210
+behavior ممكن يكون إيش ال behavior ال behavior
+
+796
+01:03:03,210 --> 01:03:09,690
+بيوصف لك ال output as a function of إيش و ال input
+
+797
+01:03:09,690 --> 01:03:16,310
+بينما ال structure عبارة عن description يعني
+
+798
+01:03:16,310 --> 01:03:23,560
+description هيكلي أو معماري خليني أقولبيقول
+
+799
+01:03:23,560 --> 01:03:29,640
+components بتقول انا high component مثلا حاش في ال
+
+800
+01:03:29,640 --> 01:03:32,640
+level الأولى ان في high level component و هستخدم
+
+801
+01:03:32,640 --> 01:03:35,180
+two components و بعدين كل component مكونة من جوا
+
+802
+01:03:35,180 --> 01:03:38,380
+من كده و كده أصغر منها و اللي أصغر مكونة من جوا من
+
+803
+01:03:38,380 --> 01:03:42,180
+كده و كده فيها تفاصيل هذا بيسموه ايش structurer
+
+804
+01:03:46,270 --> 01:03:49,910
+بس حتى في الآخر هتوصل ل level من ال levels ل ال
+
+805
+01:03:49,910 --> 01:03:51,970
+structure ان ال component بتتحدد ال behavior
+
+806
+01:03:51,970 --> 01:03:55,330
+بتتحدد ال behavior بتتحدد ال behavior بتتحدد ال
+
+807
+01:03:55,330 --> 01:03:55,350
+behavior بتتحدد ال behavior بتتحدد ال behavior
+
+808
+01:03:55,350 --> 01:03:59,990
+بتتحدد ال behavior بتتحدد ال behavior بتتحدد ال
+
+809
+01:03:59,990 --> 01:04:01,270
+behavior بتتحدد ال behavior بتتحدد ال behavior
+
+810
+01:04:01,270 --> 01:04:01,590
+بتتحدد ال behavior بتتحدد ال behavior بتتحدد ال
+
+811
+01:04:01,590 --> 01:04:05,090
+behavior بتتحدد ال behavior بتتحدد ال behavior
+
+812
+01:04:05,090 --> 01:04:15,710
+بتتحدد ال behavior بتتحدد ال behavior بتتحد
+
+813
+01:04:16,320 --> 01:04:20,700
+هي الـ truth table احنا قلنا ال a و ال b كل واحد
+
+814
+01:04:20,700 --> 01:04:25,460
+كام bit just one bit to impose اربع combination
+
+815
+01:04:25,460 --> 01:04:30,060
+بتدينا هى ال sum و هى ايش ال carry لو انا بدى اجيب
+
+816
+01:04:30,060 --> 01:04:33,760
+ال sum of ال carry اللى هى sum of products هتيجي ل
+
+817
+01:04:33,760 --> 01:04:36,540
+ال midterms مش هيك ولا هى ال midterm اولى تبع ال
+
+818
+01:04:36,540 --> 01:04:40,600
+sum هى ال midterm التانى اذا هذا او هذا مش هيك ال
+
+819
+01:04:40,600 --> 01:04:45,660
+carry فى just one midtermاللي واحد مش هيك إذا هدول
+
+820
+01:04:45,660 --> 01:04:56,460
+ال equation تبعت مين الصمد ال air and ال carry لو
+
+821
+01:04:56,460 --> 01:05:03,700
+ال circuit إلها أكتر من two inputs عدد كبير ممكن
+
+822
+01:05:03,700 --> 01:05:09,960
+يطلعلك عدد كبير من ال min terms طيب
+
+823
+01:05:09,960 --> 01:05:14,580
+هل عمل هو minimization بإيدي؟لأ you don't need لأن
+
+824
+01:05:14,580 --> 01:05:17,120
+في الاسئلة الـ software هو اللي يعمل ليها مشاك و
+
+825
+01:05:17,120 --> 01:05:21,220
+لا ال tools ال synthesis tool هو اللي يعمل لك
+
+826
+01:05:21,220 --> 01:05:22,700
+minimization you don't need انك تعمل اي
+
+827
+01:05:22,700 --> 01:05:26,340
+minimization manually ولو انت اللي هو ال equation
+
+828
+01:05:26,340 --> 01:05:28,900
+is available for you minimized و جاهزة و انت عارف
+
+829
+01:05:28,900 --> 01:05:32,020
+فبتكتبها لكن اذا انت هي dot know ال equation هي
+
+830
+01:05:32,020 --> 01:05:36,070
+dot need و minimized مين هيعمل لك minimization؟الـ
+
+831
+01:05:36,070 --> 01:05:41,170
+Synthesizer Tool هو اللي يعمل لك الـ Minimization،
+
+832
+01:05:41,170 --> 01:05:44,030
+لكن لا تقلق، إنه متأكد أنه سيعمل لك Minimization
+
+833
+01:05:44,030 --> 01:05:47,950
+صالين، لا تقلق إنه سيعمل لك Minimization غلط
+
+834
+01:06:06,360 --> 01:06:10,040
+Okay حددنا ال equations إذا هلجأت بدنا نكتب ال ..
+
+835
+01:06:10,040 --> 01:06:14,520
+ال .. ال design بدنا نعمل توصيف بال VHDL لحتى أنا
+
+836
+01:06:14,520 --> 01:06:17,120
+had equations على ورق هدول مش هيك ولا لسه لحتى أنا
+
+837
+01:06:17,120 --> 01:06:22,880
+ماكتبناش أي .. أي VHDL had equations عادي على ورق
+
+838
+01:06:22,880 --> 01:06:27,940
+ماهياش VHDL language هده تمام؟ بدنا نكتب اللي هو
+
+839
+01:06:27,940 --> 01:06:33,910
+ال description باستخدام ال VHDLالـ description
+
+840
+01:06:33,910 --> 01:06:39,310
+اللي بيطلع هنسميه أو design file source file
+
+841
+01:06:39,310 --> 01:06:44,470
+هنسميه design file مكتوب text عادي plain text عادي
+
+842
+01:06:44,470 --> 01:06:50,310
+مقاوم من lexical elements declarations و F و
+
+843
+01:06:50,310 --> 01:06:55,310
+integer و كذا بين
+
+844
+01:06:55,310 --> 01:06:59,210
+كل element و التاني delimiters سواء space أو فاصلة
+
+845
+01:06:59,210 --> 01:07:00,910
+أو course أو
+
+846
+01:07:13,900 --> 01:07:17,920
+خلّينا نتوقف لغاية هنا المرة جاية بإذن الله بنكمل
+
+847
+01:07:17,920 --> 01:07:18,400
+ان شاء الله
+

PL9fwy3NUQKwZxV6lHjK-ShPlZD0H8baax/CRD_SaSvvNE_raw.srt

@@ -0,0 +1,3412 @@
+1
+00:00:20,810 --> 00:00:26,330
+السلام عليكم بسم الله الرحمن الرحيم المادة إليها
+
+2
+00:00:26,330 --> 00:00:32,050
+متطلب سابق اللي هو digital logic design موادها زي
+
+3
+00:00:32,050 --> 00:00:36,430
+ما تعرفيهم اتناش و نص لتنتين يوم لحد و تلات في
+
+4
+00:00:36,430 --> 00:00:46,230
+المكان هذا M601 و لو كل واحد منك و جري ال ..
+
+5
+00:00:47,200 --> 00:00:53,100
+المحاضرة مسبقا الاشي المتوقع أنه نشرحه بيكون أفضل
+
+6
+00:00:53,100 --> 00:00:59,020
+الاستيعاب بيكون أكمل و بيكون عندك في التفاعل في
+
+7
+00:00:59,020 --> 00:01:04,820
+background قبل ما تسأل أو ت schedule و لو استحبت
+
+8
+00:01:04,820 --> 00:01:10,580
+معاك الكتاب ال material printed copy بيكون كويس
+
+9
+00:01:10,580 --> 00:01:14,940
+برضه حيث إذا في عندك notes أي إشي تعلم عليها
+
+10
+00:01:14,940 --> 00:01:21,910
+تكتبها بيفيدكبالنسبة لتوزيع العلامات تبعت المساقر
+
+11
+00:01:21,910 --> 00:01:32,170
+نظري طبعا في نظري و في عملي هيكون في مشاريع هنزلها
+
+12
+00:01:32,170 --> 00:01:37,170
+انا بحددها و هي نفسها اللي بتعمله في المعامل
+
+13
+00:01:37,170 --> 00:01:42,990
+هتنحسب في مساقر نظري و مساقر المعمل في النظري
+
+14
+00:01:42,990 --> 00:01:52,570
+هتنحسب عشرة فرميةكل طالب هيشتغل لحاله هيخصم المعيد
+
+15
+00:01:52,570 --> 00:01:59,070
+10% عن كل يوم تأخير لغاية أربع أيام تأخير maximum
+
+16
+00:01:59,070 --> 00:02:08,830
+بعد الأربع أيام بياخد zero مابيضلش عذار هترسل ال
+
+17
+00:02:08,830 --> 00:02:17,080
+project ك file عن طريق ال email in PDF formatهتحط
+
+18
+00:02:17,080 --> 00:02:20,980
+فيه شغلات التالية على سبيل المثال و ليست على سبيل
+
+19
+00:02:20,980 --> 00:02:27,160
+الحصر حسب اللزوم في بعض ال items ممكن ما تلزمش في
+
+20
+00:02:27,160 --> 00:02:31,340
+items أخرى أنا مش كاتبها يمكن تلزم حسب لزوم
+
+21
+00:02:31,340 --> 00:02:36,560
+المشروع مثلا ممكن تحط specifications block
+
+22
+00:02:36,560 --> 00:02:41,660
+diagrams code simulation analysis of results and
+
+23
+00:02:41,660 --> 00:02:49,130
+references ال file اللي هتبعته للمعيدهتسميه حسب ال
+
+24
+00:02:49,130 --> 00:02:55,290
+syntax التالي ال ID يعني رقم الطالب الجامعي و
+
+25
+00:02:55,290 --> 00:03:00,290
+بعدين underscore و بعدين PN project name project
+
+26
+00:03:00,290 --> 00:03:04,210
+number و بعدين underscore و student name اسم
+
+27
+00:03:04,210 --> 00:03:12,310
+الطالب مثلا لو قلنا هذا رقم طالبهي رقمه underscore
+
+28
+00:03:12,310 --> 00:03:20,950
+01 رقم المشروع underscore اسم الطالب بعد العشرة في
+
+29
+00:03:20,950 --> 00:03:26,910
+المية في تلاتين في المية لـ midterm exam ال
+
+30
+00:03:26,910 --> 00:03:31,130
+midterm exam اللي هيحطه المعيد و هو كمان اللي
+
+31
+00:03:31,130 --> 00:03:35,050
+هيصححه بيقولكوا على العلامات هيكون ان شاء الله
+
+32
+00:03:35,050 --> 00:03:41,950
+open book موعدالامتحان تاريخه و الوقت و المكان
+
+33
+00:03:41,950 --> 00:03:45,890
+اللي بتحدده الجامعة هتلاقيه موجود على صفحتك
+
+34
+00:03:45,890 --> 00:03:54,430
+بالنسبة لل final بيضلله ستين من مية open book انا
+
+35
+00:03:54,430 --> 00:04:00,290
+اللي هحط الامتحان و هقوم بتصحيحه ان شاء الله تاريخ
+
+36
+00:04:00,290 --> 00:04:05,540
+الامتحانو وقت الامتحان و مكانه برضه بتحددوش
+
+37
+00:04:05,540 --> 00:04:11,660
+الجامعة تطلع على صحفتك تتعرفي التفاصيل هذه هذا
+
+38
+00:04:11,660 --> 00:04:23,840
+بالنسبة للمساقى النظري بالنسبة للمساقى العملي اللي
+
+39
+00:04:23,840 --> 00:04:24,780
+هيديه الموايد
+
+40
+00:04:27,430 --> 00:04:31,270
+المشاريع اللى انا احددها كلها هتنحسب في نظري عندي
+
+41
+00:04:31,270 --> 00:04:36,510
+عشرة في المية في ال .. في نفس المشاريع نفسها في
+
+42
+00:04:36,510 --> 00:04:44,410
+المعمل هتنحسب ستين في المية ال
+
+43
+00:04:44,410 --> 00:04:50,210
+term exam اللى هتاخده في النظري هينحسب في المعمل
+
+44
+00:04:50,210 --> 00:04:54,930
+تلاتين وفي ال .. وعندي كام هنا تلاتين هينحسب مرتين
+
+45
+00:04:54,930 --> 00:04:58,980
+نفس ال examوالتالي مش هيكون لأن المعمل في final
+
+46
+00:04:58,980 --> 00:05:03,700
+exam فقط م ال term exam هينحسب اندي تلاتين في
+
+47
+00:05:03,700 --> 00:05:08,060
+النظري نفس الامتحان وفي المعمل هينحسب كام تلاتين
+
+48
+00:05:08,060 --> 00:05:13,210
+بيضل في المعمل عشرة في الميةهذه ال lab activities
+
+49
+00:05:13,210 --> 00:05:19,190
+بيحددها المعيد ممكن يكلفك نشاط إضافي مهم ممكن ياخد
+
+50
+00:05:19,190 --> 00:05:23,010
+حضوره ياب شغلات من هذا القبيل عشان يعمل control
+
+51
+00:05:23,010 --> 00:05:28,630
+أكتر و يطبق فلسفته و خبرته في المعمل هي توزيع
+
+52
+00:05:28,630 --> 00:05:36,990
+العلمات اخترت الكتاب كويس وممتاز لكنيث شورت اسمه
+
+53
+00:05:36,990 --> 00:05:41,660
+BHDL for engineers first editionهذا كتاب ممتاز
+
+54
+00:05:41,660 --> 00:05:47,440
+درست أنا منه قبل هيك و درست من كتب أخرى ممتازة لكن
+
+55
+00:05:47,440 --> 00:05:51,760
+رجعت لكتاب هذا لأنه بصراحة كويس يعنى هذه ال
+
+56
+00:05:51,760 --> 00:05:57,600
+references أخرى في ال VHDL للمجتمع واللي عاوز يقرأ
+
+57
+00:05:57,600 --> 00:06:04,930
+أكتر ويتوسع بقدر يقرأ self readingانت المطالب في
+
+58
+00:06:04,930 --> 00:06:08,110
+الحاجات اللي انا بعلم عليها بالأصفر في برضه اجيل
+
+59
+00:06:08,110 --> 00:06:13,790
+للمساك في لو روحت على صفحتى هتلاقي digital system
+
+60
+00:06:13,790 --> 00:06:19,270
+design click it بديلك صفحة فيها link اضغط على ال
+
+61
+00:06:19,270 --> 00:06:24,390
+link بتوديك على folder digital system design بتفتح
+
+62
+00:06:24,390 --> 00:06:27,410
+هو بتلاقي كل ال material اللي انا هعملها upload
+
+63
+00:06:27,410 --> 00:06:32,490
+بتقدر تنزلها دايما انا بعمل update لل course
+
+64
+00:06:32,490 --> 00:06:42,400
+layoutو بحطه فى المكان هذا فانت وقتش
+
+65
+00:06:42,400 --> 00:06:46,360
+طلعت عليه اخر مرة بارح
+
+66
+00:06:46,360 --> 00:06:51,860
+بعد ما رجعت حطيت فى something يمكن انت الصبح قبل
+
+67
+00:06:51,860 --> 00:06:55,620
+الظهر او كده لكن يمكن بالليل او بعد العصر مش فاكر
+
+68
+00:06:55,620 --> 00:07:01,720
+وقتش حطيت فى something و فانت بصفة دورية بتطلع على
+
+69
+00:07:01,720 --> 00:07:06,110
+ال folders هذهسواء تبعت ال data system design أو
+
+70
+00:07:06,110 --> 00:07:12,930
+تبعت ال whatting systems ال material
+
+71
+00:07:12,930 --> 00:07:16,570
+اللي أنا بعلم عليه بالأصفر هي انت اللي مطلب فيها
+
+72
+00:07:16,570 --> 00:07:21,030
+لكن ال material الأخرى اللي مش معلم عليها الأفضل
+
+73
+00:07:21,030 --> 00:07:25,870
+انك تقراها بتكتسب مزيد من ال knowledge في المادة
+
+74
+00:07:25,870 --> 00:07:32,210
+رقام المشاريع اللي انا هنزلها هيكون هناهي ال
+
+75
+00:07:32,210 --> 00:07:35,290
+problems أرقام المسائل و ال issue date تاريخ
+
+76
+00:07:35,290 --> 00:07:40,270
+الإصدار و date ال deadline يعني تاريخ ال maximum
+
+77
+00:07:40,270 --> 00:07:45,050
+للتسليم و ال weight تبع المشروع بالنسبة لغيره
+
+78
+00:07:45,050 --> 00:07:50,270
+مطلوب منك تبدأ من اليوم تعمل installation على ال
+
+79
+00:07:50,270 --> 00:07:55,570
+laptop تبعك أو ال pc و تتعرف على ال HDL simulation
+
+80
+00:07:55,570 --> 00:08:00,250
+and synthesis software التاليةهنرسل على ال الديك
+
+81
+00:08:00,250 --> 00:08:04,050
+اكتر اش دي ايل سيموليتر وفي عندك ال synthesizer
+
+82
+00:08:04,050 --> 00:08:10,370
+اللي هو هذا وفي عندك ال liver replace and root هذه
+
+83
+00:08:10,370 --> 00:08:14,790
+كل ال software مستخدم في مراحل متعددة في المادة او
+
+84
+00:08:14,790 --> 00:08:22,910
+في التصميم زي ما هنشوف ال lab activities قبل ما
+
+85
+00:08:22,910 --> 00:08:30,670
+يبدأ الأسبوع يومين او اكتربحدد انا مسبقا ايش اللي
+
+86
+00:08:30,670 --> 00:08:35,090
+هيتم في ال next week في الأسبوع القادم الى كل
+
+87
+00:08:35,090 --> 00:08:38,970
+المعيد بحيث المعيد وانت بتكون عارف ايش اللي هيصير
+
+88
+00:08:38,970 --> 00:08:43,710
+يعني مثلا الاسبوع اللي احنا فيه هذا اللي بيبدأ في
+
+89
+00:08:43,710 --> 00:08:47,930
+تسعة تسعة هكون مجرد تعريف بال lab lab
+
+90
+00:08:47,930 --> 00:08:52,830
+familiarization الاسبوع اللي يليه هكون software
+
+91
+00:08:52,830 --> 00:08:56,770
+familiarization على ال ALDEC وال software اللي
+
+92
+00:08:56,770 --> 00:09:01,860
+ذكرتلكواو أي activities بعد كده هنضيفها ان شاء
+
+93
+00:09:01,860 --> 00:09:15,460
+الله اتباعا اولا باول المادة السهلة وشيقة VHDL
+
+94
+00:09:15,460 --> 00:09:22,180
+PLD DESIGN METHODOLOGY المصادق بتكلم على ال design
+
+95
+00:09:22,180 --> 00:09:28,400
+and implementation of digital systems في language
+
+96
+00:09:28,400 --> 00:09:37,910
+اسمهاVHDL اختصار لـ Very Large
+
+97
+00:09:37,910 --> 00:09:42,710
+Scale High Description Language تستخدم في ال
+
+98
+00:09:42,710 --> 00:09:46,830
+description of digital systems و ال verification
+
+99
+00:09:46,830 --> 00:09:52,310
+من مراحل عديدة زي ما هنشوفللـ implementation
+
+100
+00:09:52,310 --> 00:09:58,630
+نستخدم ICs أو devices بيسموها PLDs اختصار لـ
+
+101
+00:09:58,630 --> 00:10:03,930
+Programmable Logical Devices وفيها أنواع عديدة زي
+
+102
+00:10:03,930 --> 00:10:10,610
+ما هنشوف ان شاء الله طبعا
+
+103
+00:10:10,610 --> 00:10:15,930
+عشان اتمر مراحل اللي هو تصميم وتنفيذ digital
+
+104
+00:10:15,930 --> 00:10:24,010
+system بتمر بمراحل عديدةبتبدأ ب description بتمر
+
+105
+00:10:24,010 --> 00:10:30,730
+توصل ل legalization انك بتحطها على PLD و تستخدم
+
+106
+00:10:30,730 --> 00:10:34,930
+لهذا الغرض tools عديدة بيسموها computer-aided
+
+107
+00:10:34,930 --> 00:10:39,290
+engineering tools هنشوف ايش ال tools هذه بالتفصيل
+
+108
+00:10:39,290 --> 00:10:45,210
+ان شاء الله هنسميها VHDL PLD methodology design
+
+109
+00:10:45,210 --> 00:10:49,180
+methodologyاللي انا هستخدم فيها ال VHDL ك
+
+110
+00:10:49,180 --> 00:10:52,640
+description language و simulation and verification
+
+111
+00:10:52,640 --> 00:10:57,380
+و ال PLDs عشان نحط فيها في الآخر ال design تبعنا
+
+112
+00:10:57,380 --> 00:11:01,920
+ال
+
+113
+00:11:01,920 --> 00:11:05,440
+VHDL again عبارة عن هرضية description language
+
+114
+00:11:05,440 --> 00:11:13,740
+تستخدم بشكل واسع for specifying و modeling و
+
+115
+00:11:13,740 --> 00:11:20,240
+designing و simulation ل digital systemsتقدر توصف
+
+116
+00:11:20,240 --> 00:11:23,180
+ال data ال system اما انه structurally او
+
+117
+00:11:23,180 --> 00:11:28,340
+behaviorally يعني شكل تركيبي او شكل سلوكي بالعربي
+
+118
+00:11:28,340 --> 00:11:36,440
+شكل تركيبي او شكل سلوكي و كل واحد منهم at several
+
+119
+00:11:36,440 --> 00:11:40,200
+different levels of abstraction يعني ممكن تفصل
+
+120
+00:11:40,200 --> 00:11:44,560
+بتفصيل دقيق ممكن اقل دقة اكبر اكبر and so on تعلق
+
+121
+00:11:44,560 --> 00:11:51,120
+بال levels زي ما بدكبال VHDL وإمكانياتها هتلاقي
+
+122
+00:11:51,120 --> 00:11:54,860
+بسرعة كبيرة جدا و بسهولة ممكن نعمل design ل very
+
+123
+00:11:54,860 --> 00:12:00,660
+large systems و complex systems هو في الأساس لما
+
+124
+00:12:00,660 --> 00:12:05,860
+عملوا ال VHDL عملوها ك description language ل
+
+125
+00:12:05,860 --> 00:12:11,560
+documentation and simulation او
+
+126
+00:12:11,560 --> 00:12:14,720
+لما عملوها عملوها ك description language عشان يوصف
+
+127
+00:12:14,720 --> 00:12:18,750
+فيهاdigital system ويقدر يعمله simulation
+
+128
+00:12:18,750 --> 00:12:22,750
+simulation
+
+129
+00:12:22,750 --> 00:12:26,930
+simulation عشان تتأكد من صحة ال designers تبعك
+
+130
+00:12:26,930 --> 00:12:35,130
+وبيقدي الوظائف اللي انت قصدها من
+
+131
+00:12:35,130 --> 00:12:39,790
+الميزات اللي هو ال VHDL زي ما هنشوف انك ممكن تعمل
+
+132
+00:12:39,790 --> 00:12:44,850
+حاجة اسمها test bench test benchتسبنش انك بتحدد
+
+133
+00:12:44,850 --> 00:12:49,970
+انت لل system description لل input sequences و ال
+
+134
+00:12:49,970 --> 00:12:55,110
+corresponding اللي هي output responses يعني لو
+
+135
+00:12:55,110 --> 00:13:00,090
+قدرته input لفلاني ايش المفروض يطلع output و تالت
+
+136
+00:13:00,090 --> 00:13:02,710
+VHDL ما هي تشتغل بيقدر يطبق input هدول و يشوف ال
+
+137
+00:13:02,710 --> 00:13:05,710
+output طلع من ال design اللي انت عملته و يقارب بال
+
+138
+00:13:05,710 --> 00:13:09,510
+design المفروض اللي انت جايله عليه إذا الحقيقي طلع
+
+139
+00:13:09,510 --> 00:13:13,540
+بيساوي المفروض معناه design is okayأذا وقعش ال
+
+140
+00:13:13,540 --> 00:13:17,280
+design أيش فيه problem فبتراجع يمكن انت مش فاهم
+
+141
+00:13:17,280 --> 00:13:20,940
+طبيعة ال problem التعريف تبعها يمكن فاهم بس لما
+
+142
+00:13:20,940 --> 00:13:25,560
+جيت عملت ال design في some bug في ال coding او في
+
+143
+00:13:25,560 --> 00:13:29,620
+ال .. في ال .. في ال coding او في احدى المراحل
+
+144
+00:13:29,620 --> 00:13:32,940
+بيكون في مسألة .. في problem بتحل المسألة وبتعيد
+
+145
+00:13:32,940 --> 00:13:35,920
+ال design و ال compilation و ال simulation و test
+
+146
+00:13:35,920 --> 00:13:39,240
+bench اللي هو testing لغاية ما تتأكد انه it is
+
+147
+00:13:39,240 --> 00:13:40,120
+okay زي ما بدك
+
+148
+00:13:43,790 --> 00:13:47,770
+و قلتلي بما انه انا بكتب ال test bench بنش ال VHDL
+
+149
+00:13:47,770 --> 00:13:50,850
+يعني انت description تاع ال design بتكتب ال VHDL و
+
+150
+00:13:50,850 --> 00:13:54,050
+ال test bench برضه بنكتب ال VHDL مش محتاج اللي هو
+
+151
+00:13:54,050 --> 00:13:57,370
+أخرى عشان أكتب اللي هو test bench قلتلي بسيط عليك
+
+152
+00:13:57,370 --> 00:14:02,030
+كتير مش هيك ولاك مش محتاج إلى language أخرى عشان
+
+153
+00:14:02,030 --> 00:14:04,670
+أكتب ال test bench نفس ال language بتتكتب ..
+
+154
+00:14:04,670 --> 00:14:09,350
+بتنفعاش ل design description و ل .. و ل testing
+
+155
+00:14:12,620 --> 00:14:15,080
+بعدين قالوا طيب ماشي خلينا نطور ال video دي ايه
+
+156
+00:14:15,080 --> 00:14:20,880
+كمان شوية عملوا synthesizer tools هذه بتحولك اللي
+
+157
+00:14:20,880 --> 00:14:25,900
+هو a description إلى gates and و or و multiplexers
+
+158
+00:14:25,900 --> 00:14:29,560
+و decoders و encoders و flip-flops و counters و
+
+159
+00:14:29,560 --> 00:14:36,020
+recess و بتحول ال design أيش إلى gates و hardware
+
+160
+00:14:36,020 --> 00:14:39,940
+ال tools اللي بتعمل التحويل هذا بيسموها ال
+
+161
+00:14:39,940 --> 00:14:43,580
+synthesizer toolsفبنقول إنك تعمل عملية synthesis
+
+162
+00:14:43,580 --> 00:14:50,120
+يعني تخليق عملية إيه؟ تخليق بيحولك description إلى
+
+163
+00:14:50,120 --> 00:14:56,680
+gates و قلت له هذا سهلك عملية design كتير هذا نوع
+
+164
+00:14:56,680 --> 00:15:00,580
+من أنواع اللي هو ال automation مش هيك و لا ووفرلك
+
+165
+00:15:00,580 --> 00:15:05,120
+ليه time and effort ووفر في ال course كتير time
+
+166
+00:15:05,120 --> 00:15:07,280
+and effort بيسووا مصاري في الآخر مش هيك و لا
+
+167
+00:15:11,100 --> 00:15:15,400
+الـ PLD عبارة عن ايش عبارة عن Digital Integrated
+
+168
+00:15:15,400 --> 00:15:21,500
+Circuit IC تجارب انت تعملها programming وتحدد ال
+
+169
+00:15:21,500 --> 00:15:24,140
+functionality تبعتها زي ما بدك طبعا بيظل محدود
+
+170
+00:15:24,140 --> 00:15:29,940
+بإمكانيات ايه اللي هو ال PLD جوا
+
+171
+00:15:29,940 --> 00:15:33,540
+ال PLD زي ما هنشوف بيكون فيه gates و flip-flops
+
+172
+00:15:33,540 --> 00:15:40,180
+وشغلات وبيكون فيه interconnects contactsيا بتخليها
+
+173
+00:15:40,180 --> 00:15:45,220
+يا بتحرجها يا بتوصلها فعملية اللي هي ال PLD
+
+174
+00:15:45,220 --> 00:15:49,140
+Programming انك تتخلص بعضك وتحرج بعضك حسب لزوم ال
+
+175
+00:15:49,140 --> 00:15:56,080
+design حسب لزوم ايش اللي هو ال design ومزيدها كمان
+
+176
+00:15:56,080 --> 00:16:00,880
+ان ال PLD it can be reprogrammed وبتالي انك تعريف
+
+177
+00:16:00,880 --> 00:16:05,660
+تعريف ال function تليف تبعتها they can be
+
+178
+00:16:05,660 --> 00:16:09,670
+reprogrammedإنك تمسح الكنز طبيعتها و تعيد برمجتها
+
+179
+00:16:09,670 --> 00:16:14,510
+و تحط فيها new design بذات أنه انت لما تفعل design
+
+180
+00:16:14,510 --> 00:16:17,270
+اللي في الغالب مابيطلعش اللي اذكرته زي ما بدك من
+
+181
+00:16:17,270 --> 00:16:20,070
+أول مرة تعمل فيه modifications عديدة بعد كده مش
+
+182
+00:16:20,070 --> 00:16:24,250
+شكوى لغاية ما يديلك المطلوب فمش معقول كل مرة اللي
+
+183
+00:16:24,250 --> 00:16:27,290
+اعمل design على PLD و اروح راميها و دي واحدة تانية
+
+184
+00:16:27,290 --> 00:16:31,530
+بيكون costly تمام فنفس ال PLD ممكن تحط فيها design
+
+185
+00:16:31,530 --> 00:16:32,910
+مرات عديدة
+
+186
+00:16:36,740 --> 00:16:41,300
+عملين م�� ال PLDs architectures كثيرة ويلهم بندورز
+
+187
+00:16:41,300 --> 00:16:46,080
+مصنعين اكتر من ال PLDs من ال architectures
+
+188
+00:16:46,080 --> 00:16:54,580
+الموجودة حاجة باسمها simple PLD SPLD وفي ال
+
+189
+00:16:54,580 --> 00:17:00,540
+complex PLD CPLD وفي ال field program gate arrays
+
+190
+00:17:00,540 --> 00:17:03,800
+gate
+
+191
+00:17:03,800 --> 00:17:08,300
+arraysممكن يوصل عدد ال gates في ال PLEDs هدول من
+
+192
+00:17:08,300 --> 00:17:17,380
+مئات ال gates إلى ملايين ال gates فتخيل ال
+
+193
+00:17:17,380 --> 00:17:20,600
+complexity و ضخامة ال systems اللي ممكن تحط ب
+
+194
+00:17:20,600 --> 00:17:24,360
+chips single chip زي كده حتى مرات بيسموها system
+
+195
+00:17:24,360 --> 00:17:29,120
+on chip system on a on chip يعني system كامل محطوط
+
+196
+00:17:29,120 --> 00:17:31,880
+ب IC ب chip واحدة
+
+197
+00:17:36,150 --> 00:17:39,310
+طبعا اللى هيمكننا من انه نستخدم ال design
+
+198
+00:17:39,310 --> 00:17:43,850
+methodology اللى احنا بنقول عليها انه وفرولنا
+
+199
+00:17:43,850 --> 00:17:48,650
+powerful و easy to use computer aided engineering
+
+200
+00:17:48,650 --> 00:17:52,710
+tools tools عديدة بتسهل ايش اللى هو ال design اللى
+
+201
+00:17:52,710 --> 00:17:55,270
+هو هذا من غيرها ماكنش ممكن نستخدم ال methodology
+
+202
+00:17:55,270 --> 00:18:01,710
+هذه من ال tools زى ما هنشوف ال compiler نفسه ال
+
+203
+00:18:01,710 --> 00:18:06,540
+simulator ال synthesizer ال place and rootفتر
+
+204
+00:18:06,540 --> 00:18:09,640
+هنشوف فايديتها و معانيها ان شاء الله لما نتقدم
+
+205
+00:18:09,640 --> 00:18:13,820
+بعدين
+
+206
+00:18:13,820 --> 00:18:17,420
+راحوا بعد ما عملوا extensive tools عملوا حاجة
+
+207
+00:18:17,420 --> 00:18:23,600
+بيسموها place and route tools هذه ال synthesized
+
+208
+00:18:23,600 --> 00:18:29,020
+logic بيحول ال description الى gates بس هذا لسه
+
+209
+00:18:29,020 --> 00:18:33,780
+بيكفيش ال gate ال gas المفروض محطه PLDs مش هيك ولا
+
+210
+00:18:34,710 --> 00:18:38,190
+كل PLD فيه جواها some elements تختلف من PLD إلى
+
+211
+00:18:38,190 --> 00:18:42,870
+PLD تانية فإذا في طلع ل gate and gate هنا معينة
+
+212
+00:18:42,870 --> 00:18:46,870
+مثلا في ال design على which element او set of
+
+213
+00:18:46,870 --> 00:18:50,030
+elements هيحطها في أيش في ال PLD انت عارف ال and
+
+214
+00:18:50,030 --> 00:18:52,350
+gate ببساطة لو في في ال PLD and gate بيحطها ال and
+
+215
+00:18:52,350 --> 00:18:55,210
+gate اللي في ال design طلع بيحطها أيش في PLD في
+
+216
+00:18:55,210 --> 00:18:59,150
+and gate في PLD لكن يمكن ان ال PLD فيش في and gate
+
+217
+00:18:59,150 --> 00:19:02,990
+اللي اخترت في ان and gatesوالتالي he has to
+
+218
+00:19:02,990 --> 00:19:05,770
+implement اللي هو ال NAND gate باستخدام NAND ES
+
+219
+00:19:05,770 --> 00:19:11,450
+ويشوف which set of NAND gates في ال PLD هتقابل ال
+
+220
+00:19:11,450 --> 00:19:15,670
+NAND gate اللي طلعت في ال designفالذي يعمل هذا
+
+221
+00:19:15,670 --> 00:19:21,070
+الشيء هو الـ which tool الـ place and route اللي
+
+222
+00:19:21,070 --> 00:19:23,830
+هو تقول بيشوف وين هي place وين هيحط يعني و اتبع لك
+
+223
+00:19:23,830 --> 00:19:26,110
+اللي طلع ال methodesis طلع ال gate معين او ال
+
+224
+00:19:26,110 --> 00:19:28,230
+matrix او ال encoder او ال decoder بيشوف which
+
+225
+00:19:28,230 --> 00:19:31,530
+corresponding gates او elements في ال PLD هتقابل
+
+226
+00:19:31,530 --> 00:19:33,790
+هتنفع يعمل فيها أيش ال part اللي هو الفلاني ال and
+
+227
+00:19:33,790 --> 00:19:37,470
+gate او ال non gate او ال more ال matrix او الفلان
+
+228
+00:19:37,470 --> 00:19:39,350
+تمام؟
+
+229
+00:19:41,210 --> 00:19:45,570
+وكمان ال place and route اللي بيعمل لك حاجة مهمة
+
+230
+00:19:45,570 --> 00:19:49,270
+باسمه timing model عشان تعمل simulation و timing
+
+231
+00:19:49,270 --> 00:19:52,750
+analysis بقى لو بيصير انه في ال design زي اللي
+
+232
+00:19:52,750 --> 00:19:55,850
+بحنشوف ممكن يكون فيه timing requirements لأن
+
+233
+00:19:55,850 --> 00:19:58,810
+المفروض يعمل حسبة او الاشي اللي فلاني في وجه ميزدش
+
+234
+00:19:58,810 --> 00:20:04,010
+عن وجه معين مثلا تمام؟ و التالي بيكفيش ال
+
+235
+00:20:04,010 --> 00:20:08,310
+functionality انه ممنحك تكون كdesign سليم و بس بدك
+
+236
+00:20:08,310 --> 00:20:13,680
+ال timing requirements must be fitصح okay فال
+
+237
+00:20:13,680 --> 00:20:16,740
+place and route will بيطلعك اللي هو timing model
+
+238
+00:20:16,740 --> 00:20:19,720
+يعني ال timing information عن طريقها ممكن اعمل
+
+239
+00:20:19,720 --> 00:20:23,380
+timing analysis و اتأكد علي ان رزايي لما ينحط بال
+
+240
+00:20:23,380 --> 00:20:27,000
+PLD الفلانية اللي انت اختارتها حيافي بال timing
+
+241
+00:20:27,000 --> 00:20:30,340
+requirements اللي انت حددتها أثناء ال requirements
+
+242
+00:20:30,340 --> 00:20:37,760
+analysis تمام وبالتحديد
+
+243
+00:20:37,760 --> 00:20:39,520
+بيطلعي لك configuration file
+
+244
+00:20:43,180 --> 00:20:45,480
+خلّيني أقول بالإضافة للـ Timing Analysis بتطلع
+
+245
+00:20:45,480 --> 00:20:49,520
+Configation File عشان أكتر البرمج اللي هو الـ PLD
+
+246
+00:20:49,520 --> 00:20:54,300
+تمام؟
+
+247
+00:20:54,300 --> 00:20:58,320
+إذا الـ Placement هو بيعمل Placing و بيعملك Timing
+
+248
+00:20:58,320 --> 00:21:02,060
+Model بيعملك Configation File ال Configation File
+
+249
+00:21:02,060 --> 00:21:04,580
+اللي فيه بالتحديد فيه زي ما تقول اللي هي which
+
+250
+00:21:04,580 --> 00:21:08,960
+اللي هي ال context في ال PLD مين اللي هيضله مين
+
+251
+00:21:08,960 --> 00:21:14,170
+إيه اللي هينحرج يعمله pairوهو اللي بيستخدمه اللي
+
+252
+00:21:14,170 --> 00:21:18,090
+هو ال programer جهاز البرمجة ده هو اللي بيستخدمه
+
+253
+00:21:18,090 --> 00:21:27,950
+عشان يحدد يعرف كيف يبرمج اللي هو ال PLD بناءً
+
+254
+00:21:27,950 --> 00:21:32,870
+على كلام هذا ايش هي ال advantages تبع ال VHDL PLD
+
+255
+00:21:32,870 --> 00:21:38,950
+Design Methodology؟ الها advantages عديدة
+
+256
+00:21:41,920 --> 00:21:45,760
+ممكن انت تجرب اللي هي بال design من قبل ما تعمله
+
+257
+00:21:45,760 --> 00:21:49,440
+building يعني من قبل ما تعمله physical realization
+
+258
+00:21:49,440 --> 00:21:54,320
+يعني كله by software تعمل simulation مراحل عديدة
+
+259
+00:21:54,320 --> 00:21:56,540
+فيها انواع عديدة من ال simulation زي ما هنشوف
+
+260
+00:21:56,540 --> 00:22:02,340
+تمام؟ و يتأكد انه .. انه سليم من قبل ما تجيب ال
+
+261
+00:22:02,340 --> 00:22:09,220
+physical pieces ال physical IC يعني دي اول
+
+262
+00:22:09,220 --> 00:22:13,820
+advantageبعدها عملية الـ synthesizers اللي هو
+
+263
+00:22:13,820 --> 00:22:17,120
+التحويل من description إلى gates إلى hardware is
+
+264
+00:22:17,120 --> 00:22:21,740
+automatic is automatic by software بالـ
+
+265
+00:22:21,740 --> 00:22:27,180
+synthesizer وبعدها نفسها ممكن تستخدم نفس الـ BGL
+
+266
+00:22:27,180 --> 00:22:31,200
+تستخدم لل description وال simulation and
+
+267
+00:22:31,200 --> 00:22:35,560
+verification يعني لل test benches لكتابة test
+
+268
+00:22:35,560 --> 00:22:41,590
+benches وتشغيل كمان ال test benchesو بعدين اللي هو
+
+269
+00:22:41,590 --> 00:22:47,870
+ال VHDL ماهواش standard محتكر تمام يعني متاح لجميع
+
+270
+00:22:47,870 --> 00:22:52,330
+ال vendors و جميع المصنعين و المطورين بحيث انت لو
+
+271
+00:22:52,330 --> 00:22:56,850
+كتبت اللي هو some design او some test bench او اي
+
+272
+00:22:56,850 --> 00:23:00,230
+شي بال VHDL it is portable to other vendors and
+
+273
+00:23:00,230 --> 00:23:02,290
+other software tools او PLDs
+
+274
+00:23:09,200 --> 00:23:12,700
+بتعرف ال systems في ال industry و غير ال industry
+
+275
+00:23:12,700 --> 00:23:17,440
+يعني very complex ومعمورة زي ما بتزداد تعقيدا مش
+
+276
+00:23:17,440 --> 00:23:23,780
+هيك و لا مع المتطلبات اللي هو الصناعة و التعليم و
+
+277
+00:23:23,780 --> 00:23:30,600
+ال industry اللي بتتزيد و بتوسع و تكبر يوم بعد يوم
+
+278
+00:23:30,600 --> 00:23:36,540
+بتزيد ال designs اللي بتلزم لحل المشاكل تبعتهم في
+
+279
+00:23:36,540 --> 00:23:39,660
+ال completion تبعتها مش هيك و لاو تالي بدها time
+
+280
+00:23:39,660 --> 00:23:45,540
+اكبر لل design و بيصير الوجد المحصور بينك و بينك
+
+281
+00:23:45,540 --> 00:23:49,140
+انك تطلع ال design للحياة و انك تبقى و تصير محدود
+
+282
+00:23:49,140 --> 00:23:52,600
+فبدك فعلا tools و methodologies تسرع و تسهل
+
+283
+00:23:52,600 --> 00:23:57,400
+العملية ال
+
+284
+00:23:57,400 --> 00:24:00,240
+methodologies تبعتنا هذه ال VHDI و ال PLD هي بتسرع
+
+285
+00:24:00,240 --> 00:24:04,100
+العملية كتير و تسهل عيلك
+
+286
+00:24:07,080 --> 00:24:14,320
+بنسبة ل designs اللي في الكتاب هذا انعملت وعملها
+
+287
+00:24:14,320 --> 00:24:18,440
+simulation باستخدام ال الدك active HDL design and
+
+288
+00:24:18,440 --> 00:24:22,500
+simulation environment و ال synthesizer هذا اسمه
+
+289
+00:24:22,500 --> 00:24:26,840
+simplicity synthesizer بيستخدمه في ال synthesis
+
+290
+00:24:28,330 --> 00:24:33,110
+واستخدم ال place and root tools من windows متعددين
+
+291
+00:24:33,110 --> 00:24:37,870
+فاحنا ميلي هنستخدم ال Aldic Active HDL وممكن
+
+292
+00:24:37,870 --> 00:24:41,670
+تستخدم هذا لو طلعت منك انك تعمل ال synthesis اللي
+
+293
+00:24:41,670 --> 00:24:47,890
+هو simplicity simplicity synthesizer فتدور عليها
+
+294
+00:24:47,890 --> 00:24:50,550
+في ال internet و تعملها download و installation
+
+295
+00:24:50,550 --> 00:24:53,750
+عشان تبقى تشتري عليها المؤيد هساعدكوا كتير في
+
+296
+00:24:53,750 --> 00:24:54,810
+الموضوع هذا ان شاء الله
+
+297
+00:25:09,480 --> 00:25:12,820
+إلى مرة أخرى بنقول إن ال VHDL عبارة عن programming
+
+298
+00:25:12,820 --> 00:25:16,400
+language لل design و modeling توعي ال digital
+
+299
+00:25:16,400 --> 00:25:25,540
+hardware systems استخدام
+
+300
+00:25:25,540 --> 00:25:30,720
+ال VHDL ال VHDL و
+
+301
+00:25:30,720 --> 00:25:35,380
+ال tools electronic design automation tools
+
+302
+00:25:36,620 --> 00:25:40,880
+بالاضافة لل PLDs هتلاقي ان احنا بسرعة بنعمل ايش
+
+303
+00:25:40,880 --> 00:25:44,680
+اللي هو ال designs و يقتصر الوقت كتير و بنسهل
+
+304
+00:25:44,680 --> 00:25:50,160
+العملية قولنا هنسمي ال approach هذا VHDL PLD
+
+305
+00:25:50,160 --> 00:25:55,400
+DESIGN METHODOLOGY و ي apply the same methodology
+
+306
+00:25:55,400 --> 00:26:00,780
+سواء ال system كان بسيط او باري ايش complex ممكن
+
+307
+00:26:00,780 --> 00:26:04,880
+يوصل لغاية micro controller او micro processorأى
+
+308
+00:26:04,880 --> 00:26:19,380
+system بالاخر بنعمل ايه بالمثدولجي هذى؟ بالمثدولجي
+
+309
+00:26:19,380 --> 00:26:24,080
+هذى و باستخدامك ال VHDL سهل جدا لإنك تدخل بعد كده
+
+310
+00:26:24,080 --> 00:26:29,570
+تعديلات على ال system زى ما بدكتعمل update لل
+
+311
+00:26:29,570 --> 00:26:36,170
+design files و recompile و resimulate و synthesize
+
+312
+00:26:36,170 --> 00:26:40,150
+و place and route و برمج ال chip بديلك system جديد
+
+313
+00:26:52,040 --> 00:26:56,180
+إذا ال design methodology عبارة عن مجموعة من ال
+
+314
+00:26:56,180 --> 00:26:59,200
+methods و ال principles و ال rules في انك تعمل
+
+315
+00:26:59,200 --> 00:27:02,680
+design ايش؟ لسيستيم طبعا بما انه design
+
+316
+00:27:02,680 --> 00:27:06,300
+methodology معناته فيه steps و فيه tools تستخدم في
+
+317
+00:27:06,300 --> 00:27:12,140
+كل step و فيه tools تستخدم في كل step و انت لما
+
+318
+00:27:12,140 --> 00:27:15,460
+بتمر على ال steps اللي هي دي بتكون ماشي في C كفاص
+
+319
+00:27:15,460 --> 00:27:20,640
+معين تمام؟المشي في الـ sequence هذا ما يسميه
+
+320
+00:27:20,640 --> 00:27:24,140
+design flow you are following, design is flowing
+
+321
+00:27:24,140 --> 00:27:31,660
+بتمر بال steps يعني معينة زي ما هنشوف بال
+
+322
+00:27:31,660 --> 00:27:36,760
+design مثل دول الجهة دي برضه مرة أخرى ال VHDL
+
+323
+00:27:36,760 --> 00:27:40,980
+هنستخدمها في انه نوصف ال design و نعمل كمان فيه
+
+324
+00:27:40,980 --> 00:27:46,450
+test bench عشان أعمل verification لل systemبال
+
+325
+00:27:46,450 --> 00:27:50,770
+design methodology هستخدم software simulator tool
+
+326
+00:27:50,770 --> 00:27:53,610
+عشان اعمل simulation لل design و اتأكد من ال
+
+327
+00:27:53,610 --> 00:27:59,570
+functionality تبعته و من ال timing مظبوط بقدر اعمل
+
+328
+00:27:59,570 --> 00:28:03,710
+fences يحولي ال design الى gates الى hardware لما
+
+329
+00:28:03,710 --> 00:28:05,710
+اقول كلمة gates مش يعني gate ال end والأول و بس
+
+330
+00:28:05,710 --> 00:28:09,770
+خلي بالكم يعني hardware تمام سواء ال gates البسيطة
+
+331
+00:28:09,770 --> 00:28:14,120
+اللي تعرفينها ال decoders ال encodersأيثماتيك
+
+332
+00:28:14,120 --> 00:28:17,380
+لوجيك يونيت control unit هذا بيسموه ايش ممكن تقول
+
+333
+00:28:17,380 --> 00:28:23,400
+مرات عليه كلمة كلمة gates كلمة gates okay هنستخدم
+
+334
+00:28:23,400 --> 00:28:27,340
+في ال methodology place and route tool هذا هيعمل
+
+335
+00:28:27,340 --> 00:28:33,330
+mapping هيحولك ال logic اللي طلعو يعملوا mapping
+
+336
+00:28:33,330 --> 00:28:36,310
+على طريقة PLD اللي انت اخترتها لان ال PLD هتلاقي
+
+337
+00:28:36,310 --> 00:28:39,930
+بدرس كتير كل vendor بيطلع كذا family و كل family
+
+338
+00:28:39,930 --> 00:28:42,830
+فيها كذا member تفهم انت هتختار ممبر معين اي رقم
+
+339
+00:28:42,830 --> 00:28:45,990
+معين تقول انا اخترت هذا يقولك ايه ماشي يقولك okay
+
+340
+00:28:45,990 --> 00:28:48,590
+طب ماشي و اين ال file ال synthesis file اللي طلع
+
+341
+00:28:48,590 --> 00:28:53,050
+يقوله هي اتوا اعملي mapping هذي ال this design هذا
+
+342
+00:28:53,050 --> 00:28:55,710
+على ال PLD الفلانية هعملك ال mapping هذا ال place
+
+343
+00:28:55,710 --> 00:28:58,690
+and route و هيطيرلك كمان ال place and route ال
+
+344
+00:28:58,690 --> 00:29:03,220
+timing modelعشان تعمل timing simulation و هيعمل لك
+
+345
+00:29:03,220 --> 00:29:04,320
+configuration file
+
+346
+00:29:11,540 --> 00:29:16,520
+طبعا بدك PLD كمان عشان تضانع النهائي يمكن انت عندك
+
+347
+00:29:16,520 --> 00:29:19,300
+في المصاخرة بتحديد مش هنديلك PLD حتى في المعمل
+
+348
+00:29:19,300 --> 00:29:22,760
+هتعمل كل ال software simulations لكن عشان توصل
+
+349
+00:29:22,760 --> 00:29:25,600
+لمراحل اخرى لازم يكون عندك ايش ال physical PLD
+
+350
+00:29:25,600 --> 00:29:29,760
+عشان تبرمجها for your information اذا انت عمل
+
+351
+00:29:29,760 --> 00:29:33,000
+session على ال internet هتلاقي فيه اللي هي some
+
+352
+00:29:33,000 --> 00:29:39,170
+educational boards موجودة و مش غالية يعنيممكن
+
+353
+00:29:39,170 --> 00:29:43,170
+مابتزيدش عن مية دولار تقدر انت تشتريها و تقتنيها و
+
+354
+00:29:43,170 --> 00:29:47,390
+تشتري عليها في البيت بتتعلمك كتير ممكن كل اتنين
+
+355
+00:29:47,390 --> 00:29:50,890
+تلتة منكوا يشتركوا في one ball يشتريوه و يتعلموا
+
+356
+00:29:50,890 --> 00:29:53,990
+في البيت اذا انت بدك توصل للمراحل الأخيرة من
+
+357
+00:29:53,990 --> 00:29:57,990
+design انك تحط design في .. في .. في PLD
+
+358
+00:30:10,150 --> 00:30:13,510
+ال programming language construct هو ال building
+
+359
+00:30:13,510 --> 00:30:17,290
+block of the language، يعني أي language مكون من
+
+360
+00:30:17,290 --> 00:30:23,650
+constructs، من تراكيب، زي الجابة، عندك لو قلت مثلا
+
+361
+00:30:23,650 --> 00:30:27,270
+ال F statement، الوالي statement، وال F نفسها كمان
+
+362
+00:30:27,270 --> 00:30:30,390
+مركبة من أزاى، مش هيك ولا؟ F كذا، condition then
+
+363
+00:30:30,390 --> 00:30:33,130
+كذا، مش هيك؟ هذه مثلا ال language إيه؟ ال
+
+364
+00:30:33,130 --> 00:30:39,810
+constructsوكل construct مكوّن من some items زي ال
+
+365
+00:30:39,810 --> 00:30:44,750
+keywords وشغلات تانية مش هيك ال construct ايش
+
+366
+00:30:44,750 --> 00:30:48,070
+بيعمل؟ بيعمل نتيجته some operation أو some effect
+
+367
+00:30:48,070 --> 00:30:50,470
+ممكن يكون اذا هو مثلا بيعمل حسبة بيعمل الحسبة
+
+368
+00:30:50,470 --> 00:30:55,190
+تبعته اذا هو statement بتجمع او بتطرح او كده اذا
+
+369
+00:30:55,190 --> 00:31:00,170
+هو declaration ل variable بيعمل declaration لمن؟
+
+370
+00:31:00,170 --> 00:31:06,450
+لل variable هذا مش جديد عليناطبعا ال VHDL أو ال
+
+371
+00:31:06,450 --> 00:31:08,610
+hardware description languages تعتبر high level
+
+372
+00:31:08,610 --> 00:31:13,830
+languages textual يعني إيش؟ يعني أنت بتكتبها على
+
+373
+00:31:13,830 --> 00:31:19,110
+شكل text عشكل إيش؟ Text عادى زي ال C و زي الجابة و
+
+374
+00:31:19,110 --> 00:31:21,490
+زي الأدس زي اللغات هذه اللي أنتوا عارفين high
+
+375
+00:31:21,490 --> 00:31:24,390
+level languages لكن هذه ال hardware مخصوص و هنشوف
+
+376
+00:31:24,390 --> 00:31:27,650
+إيش .. إيش .. هنشوف إيش الفروقات فيها لما نتوغل في
+
+377
+00:31:27,650 --> 00:31:33,690
+المساعد ان شاء الله طبعافهي فوتالي الـ hardware
+
+378
+00:31:33,690 --> 00:31:35,690
+description languages عبارة عن languages high
+
+379
+00:31:35,690 --> 00:31:40,390
+level تستخدم لإنك تعمل description and modeling لل
+
+380
+00:31:40,390 --> 00:31:42,410
+behavior و ال structure تبع ال hardware system
+
+381
+00:31:42,410 --> 00:31:47,030
+تمام؟ لل structure و ال behavior تبع ال .. اللي هو
+
+382
+00:31:47,030 --> 00:31:50,410
+ال digital اللي هو ال system تبع ال hardware هو ال
+
+383
+00:31:50,410 --> 00:31:58,570
+digital system تقدر انت بال .. بال HDL انك توصف ال
+
+384
+00:31:58,570 --> 00:32:06,330
+behavior او ال structureأو الاتنين اذا بدك بال
+
+385
+00:32:06,330 --> 00:32:10,650
+level اللي بدكيه بال level air اللي بدكيه سواء ال
+
+386
+00:32:10,650 --> 00:32:14,930
+top level او اجل او تحت او تحت لغاية ما توصل ل
+
+387
+00:32:14,930 --> 00:32:17,090
+level very tight ممكن اللي level بتاع ال
+
+388
+00:32:17,090 --> 00:32:21,110
+transistors و الرزق و المقاومات تشغلها لو بدك بس
+
+389
+00:32:21,110 --> 00:32:23,130
+احنا مش هوصل ل level هذا احنا نكون شغال air level
+
+390
+00:32:23,130 --> 00:32:23,650
+اعلى كده
+
+391
+00:32:26,680 --> 00:32:31,520
+الـ SDA ال program بيشبه نوعا ما ال programs في
+
+392
+00:32:31,520 --> 00:32:38,500
+اللغات العادية ال Java او ال C لكن اكيد فيه فروقات
+
+393
+00:32:38,500 --> 00:32:41,660
+هتتضح الفروقات ان شاء الله قولها لما ياشتغل ما نخش
+
+394
+00:32:41,660 --> 00:32:45,260
+اكتر في ال .. في ال .. في المسار لان هتلاقي فيه
+
+395
+00:32:45,260 --> 00:32:48,620
+some constructs which support concurrency اللي
+
+396
+00:32:48,620 --> 00:32:51,620
+هدول ال structure و ال timing هدش موجودة في اللغات
+
+397
+00:32:51,620 --> 00:32:56,920
+العادية تماماللغات زي ال Java and C مش معمولة عشان
+
+398
+00:32:56,920 --> 00:33:00,380
+تعمل description and simulation لل hardware مش
+
+399
+00:33:00,380 --> 00:33:06,660
+هيك؟ okay ماشي VHDL
+
+400
+00:33:06,660 --> 00:33:12,260
+و ال .. and Verilog في two standards two languages
+
+401
+00:33:12,260 --> 00:33:20,640
+مشهورين لل hardware ال VHDL و ال Verilog ال syntax
+
+402
+00:33:22,120 --> 00:33:24,760
+و ال semantics تبع الاتنين مختلفين بيختلفوا كتير
+
+403
+00:33:24,760 --> 00:33:29,440
+عن بعض لكن بيستخدموا نفس الغرض for modeling
+
+404
+00:33:29,440 --> 00:33:40,580
+simulation synthesis of digital systems ال hdl ال
+
+405
+00:33:40,580 --> 00:33:45,800
+vhdl او ال berelo لكن بيختلفوا ليش؟ بيختلفوا في ال
+
+406
+00:33:45,800 --> 00:33:50,650
+syntaxال syntax توعي ال VHDL جريب شويه للوجوه
+
+407
+00:33:50,650 --> 00:33:54,770
+المجلوز العادية زي الجريب للأهدف للأهدف بالتحديد
+
+408
+00:33:54,770 --> 00:33:58,910
+لكن ال VLOG جريبة لمن؟ جريبة لل .. لل سين جريبة مش
+
+409
+00:33:58,910 --> 00:34:01,450
+فيديه ماتفرجش معانا okay و هتلاقي فعلا ال VHDL
+
+410
+00:34:01,450 --> 00:34:05,290
+أسهل من لو أنت اتعلمت .. انا هعلمك ال VHDL ال VLOG
+
+411
+00:34:05,290 --> 00:34:09,290
+بتغلب فعلا مش .. مش friendly يعني تمام؟ و المشهور
+
+412
+00:34:09,290 --> 00:34:12,190
+اللي عايش .. اللي بيعيش ال VHDL حتى ممكن يهتأوسك
+
+413
+00:34:12,190 --> 00:34:18,650
+حتى جايلك هنا فيها more constructsبإنك تعمل high
+
+414
+00:34:18,650 --> 00:34:23,250
+level modeling تعمل model parameterization يعني
+
+415
+00:34:23,250 --> 00:34:26,890
+إنك تعمل model تقدر بتدخيل parameters مختلفة تديلك
+
+416
+00:34:26,890 --> 00:34:32,550
+system مختلف تمام هذا بيكون أسهل اسم بال VHDL في
+
+417
+00:34:32,550 --> 00:34:36,330
+ال design ال use في ال management of large designs
+
+418
+00:34:36,330 --> 00:34:40,810
+تمام إنك تجسم ال design تحط لعبة تعمل لعبة و تعمل
+
+419
+00:34:40,810 --> 00:34:45,470
+package و تعمل components و كده بيكون بال VHDL is
+
+420
+00:34:45,470 --> 00:34:47,270
+easier than Verilog
+
+421
+00:34:50,820 --> 00:34:55,520
+تمام؟ okay عاملين طبعا اللي هي tools اللي بتشتغل
+
+422
+00:34:55,520 --> 00:34:59,400
+مع ال Vrolog او مع ال VHDL او مع التنتين احنا
+
+423
+00:34:59,400 --> 00:35:02,560
+بيهمنا فقط ال tools اللي شغال على مين على ال VHDL
+
+424
+00:35:02,560 --> 00:35:13,080
+لأن هذا احنا اللي هنستخدمه و نشتغل عليه VHDL
+
+425
+00:35:13,080 --> 00:35:17,280
+model عبارة عن textual description لل systemيعني
+
+426
+00:35:17,280 --> 00:35:21,220
+توصيف للـ system text عادي زي أي لغة برمج عادية زي
+
+427
+00:35:21,220 --> 00:35:24,200
+ما هنشوف حيث انت لما تعمله description لها
+
+428
+00:35:24,200 --> 00:35:28,780
+simulation بتصرف زي المفروض ال system حاجة يشتغل
+
+429
+00:35:28,780 --> 00:35:33,860
+كأنه موجود ال system تكتب description لل system
+
+430
+00:35:33,860 --> 00:35:37,860
+بال language هذه تيجي تعمل simulation لما تديله
+
+431
+00:35:37,860 --> 00:35:44,360
+some input بتديلك outputs نفس الاشي كما لو ان ال
+
+432
+00:35:44,360 --> 00:35:48,890
+physical system موجود عندك وشغالتمام فبتقولي تعمل
+
+433
+00:35:48,890 --> 00:35:59,770
+موديلنج تعمل موديلنج تعمل موديلنج
+
+434
+00:35:59,770 --> 00:35:59,850
+تعمل موديلنج تعمل موديلنج تعمل موديلنج تعمل
+
+435
+00:35:59,850 --> 00:35:59,950
+موديلنج تعمل موديلنج تعمل موديلنج تعمل موديلنج
+
+436
+00:35:59,950 --> 00:36:01,030
+تعمل موديلنج تعمل موديلنج تعمل موديلنج تعمل
+
+437
+00:36:01,030 --> 00:36:01,470
+موديلنج تعمل موديلنج تعمل موديلنج تعمل موديلنج
+
+438
+00:36:01,470 --> 00:36:03,010
+تعمل موديلنج تعمل موديلنج تعمل موديلنج تعمل
+
+439
+00:36:03,010 --> 00:36:16,130
+موديلنج تعمل موديلنج تعمل موديلنج تعمل موديلنج
+
+440
+00:36:16,130 --> 00:36:16,330
+ت
+
+441
+00:36:23,130 --> 00:36:26,750
+طبعاً لما تجي تعمل ليها system هتلاقي فيه عندك
+
+442
+00:36:26,750 --> 00:36:29,870
+logic signals اللي بتنتقل من one component ل
+
+443
+00:36:29,870 --> 00:36:32,790
+component أخرى يعني and gate مثلا طالع منها output
+
+444
+00:36:32,790 --> 00:36:38,190
+رايح input ل gate أخرى فبدها wire بظبط بدها اياش
+
+445
+00:36:38,190 --> 00:36:42,670
+wire بتنتقل عليها علشان ليها signal مش هيك ولا؟
+
+446
+00:36:42,670 --> 00:36:47,650
+okay فلقيت ال signal هذه بتكون في لحظة من الأوقات
+
+447
+00:36:47,650 --> 00:36:54,410
+ماخدة قيمة معينة بعد كده ممكن يتغيرتمام؟ تغير قيمة
+
+448
+00:36:54,410 --> 00:36:58,470
+ال signal إذا تغيرت بنقول على إنه حصل event على ال
+
+449
+00:36:58,470 --> 00:37:04,250
+signal هذا حصل إيه؟ event حصل إيه؟ event فالجد بال
+
+450
+00:37:04,250 --> 00:37:08,710
+VHD اللي هتلاقي عنا إمكانية أنه نقدر نوصف ال
+
+451
+00:37:08,710 --> 00:37:13,730
+events بشكل .. يعني بحيث أو ال events اللي بتحصل
+
+452
+00:37:13,730 --> 00:37:17,610
+simultaneously يعني ممكن كده event بيحصل at the
+
+453
+00:37:17,610 --> 00:37:22,910
+same time بال VHD اللي بنقدر نوصفبنقدر ايش نوصف
+
+454
+00:37:22,910 --> 00:37:26,110
+لإن بتبقى ال hardware لما تعمل hardware design
+
+455
+00:37:26,110 --> 00:37:29,470
+ممكن يكون عندك مثلا في level أولاني كده جيت صح and
+
+456
+00:37:29,470 --> 00:37:32,250
+or كده كل واحدة بتطلع output لو اتغير ال input
+
+457
+00:37:32,250 --> 00:37:34,910
+بيتغير ال output تبع الكل simultaneous مش هيك ولا
+
+458
+00:37:34,910 --> 00:37:39,270
+مش كل واحد بيستنى التاني مش هيك فلازم يكون عندك ال
+
+459
+00:37:39,270 --> 00:37:42,710
+language فيها القدرة capability على انه لما يتغير
+
+460
+00:37:42,710 --> 00:37:49,130
+ال هو some event some signal اذا هي بتأثر على كده
+
+461
+00:37:49,130 --> 00:37:54,040
+output كلهم بيتغيروا simultaneousمش هيك؟ و لا ..
+
+462
+00:37:54,040 --> 00:38:06,480
+okay لذلك
+
+463
+00:38:06,480 --> 00:38:11,440
+بتقول فعلا simultaneous events ممكن ال output أو
+
+464
+00:38:11,440 --> 00:38:16,920
+كذا signal يتغير فيهم at the same time فنقول عليهم
+
+465
+00:38:16,920 --> 00:38:20,790
+simultaneous events أو current eventsconcurrent is
+
+466
+00:38:20,790 --> 00:38:25,970
+even يعني بتغيروا in parallel مع بعض at the same
+
+467
+00:38:25,970 --> 00:38:33,730
+time ال VHDL أصلا من يعملوها دول اللي هو ال IEEE
+
+468
+00:38:33,730 --> 00:38:37,410
+اللي هو ال institute of electrical and electronic
+
+469
+00:38:37,410 --> 00:38:41,710
+engineers ال IEEE هو مش محتكروه انه حقيقة عامل
+
+470
+00:38:41,710 --> 00:38:45,550
+standard ومتاح لجميع ال vendors يدلك في بناس كتير
+
+471
+00:38:45,550 --> 00:38:53,480
+عملوا tools كتيرطبقا لل standard اللي هو هذا و
+
+472
+00:38:53,480 --> 00:38:57,940
+كمان عاملا ال standard لل synthesis طبعا لو انت
+
+473
+00:38:57,940 --> 00:39:03,390
+تبعت ال synthesis standard طبعا ال IEEEهتلاقي انه
+
+474
+00:39:03,390 --> 00:39:09,910
+ال design تبعك من السهل انك تعمله porting
+
+475
+00:39:09,910 --> 00:39:14,750
+يعني بيكون portable على عدد كبير من ال PLDs بس انك
+
+476
+00:39:14,750 --> 00:39:17,430
+.. بس انك تلتزي بالاش؟ بال standard يعني استخدم
+
+477
+00:39:17,430 --> 00:39:20,690
+constructs معينة و جانب اشي معين هتلاقي بعد كده
+
+478
+00:39:20,690 --> 00:39:23,250
+انه ممكن في الكتاب بيقولك .. بيقولك constructs ..
+
+479
+00:39:23,250 --> 00:39:26,010
+construct هذا مثلا portable او not portable او في
+
+480
+00:39:26,010 --> 00:39:29,110
+كتاب اخر فاستخدم فقط من الحاجات اللي ماشية مع ال
+
+481
+00:39:29,110 --> 00:39:34,060
+standardتمام؟ عشان لو حبيت تحطها على PLD مختلفة ما
+
+482
+00:39:34,060 --> 00:39:46,060
+تعملش تغييرات يكون portable ال design في
+
+483
+00:39:46,060 --> 00:39:48,940
+tools عديدة لل design تبع digital system زي ما
+
+484
+00:39:48,940 --> 00:39:54,320
+هنشوف منها ال simulators و ال compilers قبلها و ال
+
+485
+00:39:54,320 --> 00:39:57,080
+synthesizers place and route tools
+
+486
+00:40:00,940 --> 00:40:06,840
+هنستخدمها كل هدول في ال methodology تبعتنا عشان
+
+487
+00:40:06,840 --> 00:40:13,820
+نوفر في الوجد والمجهول في عمل ال design يعني مثلا
+
+488
+00:40:13,820 --> 00:40:18,680
+انت عارف لو بدك تعمل optimization ل design that is
+
+489
+00:40:18,680 --> 00:40:23,720
+very time consuming و بتتعب عملية مضمية أظبط يعني
+
+490
+00:40:23,720 --> 00:40:29,770
+لو انت عندك كماشر ساكن و بدك تعملها designطبعا
+
+491
+00:40:29,770 --> 00:40:32,970
+بتمر بمرحلة اللي هي ال logic minimization مش هتاخد
+
+492
+00:40:32,970 --> 00:40:35,290
+معاها مثلا انتوا عارفين كررك مابس و القصص هذه مش
+
+493
+00:40:35,290 --> 00:40:39,550
+هيك ولا .. okay بتتعب .. بتتعب علاجات أربعة غيرها
+
+494
+00:40:39,550 --> 00:40:45,430
+بيضلبك، خمسة بيضلب أكتر، ستة هدا ..مش هيك فانت إذا
+
+495
+00:40:45,430 --> 00:40:49,410
+تعمل design واستخدامك لل software tools هدول you
+
+496
+00:40:49,410 --> 00:40:53,050
+don't need to use ال manual method بإنك تعمل
+
+497
+00:40:53,050 --> 00:40:57,500
+minimization مين بيعملك إياه؟ ال toolsانت بتكتب ال
+
+498
+00:40:57,500 --> 00:40:59,920
+equation على طول و بتقولش اذا في مجلش بتعمل و بظبط
+
+499
+00:40:59,920 --> 00:41:03,980
+لكيه او لو انت بتعمل design ليهش sequential مثلا
+
+500
+00:41:03,980 --> 00:41:08,480
+فيها flip-flops فيها counters و guesses تعرف لما
+
+501
+00:41:08,480 --> 00:41:11,260
+تجيب تعمل design لأي sequential system مش انت one
+
+502
+00:41:11,260 --> 00:41:15,080
+step انك تعمل من مجلش لعدد ال states عاملته ولا لأ
+
+503
+00:41:15,080 --> 00:41:18,060
+في آخر ال semester تبع ال digital design و تغلب و
+
+504
+00:41:18,060 --> 00:41:23,190
+تاخد وجهوكمان انت عارف الوقت مش يعني هو مهم طبعا
+
+505
+00:41:23,190 --> 00:41:27,830
+لكن الهم كمان انه اي اشي manual بيكون احتمالية
+
+506
+00:41:27,830 --> 00:41:32,830
+الخطأ اكبر بكتير صح ولا بلو اشي اللي هي automated
+
+507
+00:41:32,830 --> 00:41:35,770
+طبعا اي ات .. اي automation system اللي عملوه في
+
+508
+00:41:35,770 --> 00:41:38,310
+الاخر بين الأدمين where يكون في bug في ال system
+
+509
+00:41:38,310 --> 00:41:42,490
+لكن بيكون مر مراحل testing واخد بالك اللي هي كتيرة
+
+510
+00:41:42,490 --> 00:41:45,610
+وناس بعت نص وكذا و تقريبا يعني three of errors مش
+
+511
+00:41:45,610 --> 00:41:50,950
+هيك ولا .. okay فال tools هذهكثير بيسهلك الموضوع
+
+512
+00:41:50,950 --> 00:41:56,370
+من ناحية optimization و من نواحي أخرى عديدة و
+
+513
+00:41:56,370 --> 00:42:02,070
+تقصرلك الوجد كمان و كمان بتمكنك ال tools هذه انك
+
+514
+00:42:02,070 --> 00:42:08,010
+تستخدم طرق عديدة لحل نفس ال problem و تشوف أيهما
+
+515
+00:42:08,010 --> 00:42:10,670
+الأكثر سواء من ناحية performance او من ناحية cost
+
+516
+00:42:10,670 --> 00:42:16,160
+او من ناحية time من ناحية weight من ناحية كدهتعرف
+
+517
+00:42:16,160 --> 00:42:20,600
+نفس ال problem ممكن تتحل باكتر من طريقة مظبوط ولان
+
+518
+00:42:20,600 --> 00:42:24,520
+لماذا اقول لك مثلا بدي اعمل circuit يضرب رقامين في
+
+519
+00:42:24,520 --> 00:42:30,160
+بعض يعني ابسط اللي هو التعددية ان واحد يعملها مثلا
+
+520
+00:42:30,160 --> 00:42:33,360
+بدي اعملها and or inverter واحد يقول بدي اعملها
+
+521
+00:42:33,360 --> 00:42:36,980
+بنانسي واحد بنارز واحد يقول لأ انا مش هستخدم
+
+522
+00:42:36,980 --> 00:42:39,640
+هستخدم components و اعمل multiply بطريقة معينة
+
+523
+00:42:39,640 --> 00:42:42,580
+اليها طرق عادية على فكرة فممكن تعمل كده اكتشف نفس
+
+524
+00:42:42,580 --> 00:42:47,140
+ال design تمامهل جيت ال software مش عمال اكلش هذا
+
+525
+00:42:47,140 --> 00:42:50,800
+.. هذا بده فعلا ال human بده البني ادم فانت عمال
+
+526
+00:42:50,800 --> 00:42:58,300
+بتقع في نفسك و توفر وقتك و إبداعك و مجهودك من
+
+527
+00:42:58,300 --> 00:43:03,480
+شغلات which are very time consuming و error prone
+
+528
+00:43:03,480 --> 00:43:07,060
+يعني و أرض انك تقع فيها في الخطأ كتير و توفر عقليك
+
+529
+00:43:07,060 --> 00:43:10,720
+و دهنك و وقتك لحاجات ايش أرقىبتجرب دفعة
+
+530
+00:43:10,720 --> 00:43:14,260
+architectures او دفعة designs تعملها و توصفها بال
+
+531
+00:43:14,260 --> 00:43:18,060
+VHDL و بتقعد تعمل في إلها analysis و simulation و
+
+532
+00:43:18,060 --> 00:43:23,020
+testing و كذا و تشوف تمام هذي ميزة ال VHDL و ميزة
+
+533
+00:43:23,020 --> 00:43:36,900
+ال methodology اللي احنا بتتكلم عليها تمام again
+
+534
+00:43:36,900 --> 00:43:42,240
+قولنا ال P&T عبارة عن ايه؟عبارة عن ICs chips
+
+535
+00:43:42,240 --> 00:43:46,680
+بيستخدمها انك تحط فيها some digital system تبرمجها
+
+536
+00:43:46,680 --> 00:43:50,240
+بحيث انها تعمل functionality تبع تبعة some issue
+
+537
+00:43:50,240 --> 00:43:54,260
+اللي هي ال system وانا
+
+538
+00:43:54,260 --> 00:43:59,740
+فيها منها capacities يعني range كبير ممكن من مئات
+
+539
+00:43:59,740 --> 00:44:05,780
+ال gates الى ملايين ال gates ومعظمها are
+
+540
+00:44:05,780 --> 00:44:10,080
+reprogramableيعني اذا انت حطيت فيها system برمجتها
+
+541
+00:44:10,080 --> 00:44:13,200
+ممكن تعمل erase لل system وتحط فيه system جديد
+
+542
+00:44:13,200 --> 00:44:19,920
+كأنها ما كأنك ما كتبتش فيها وانا هستخدم برمجتها
+
+543
+00:44:19,920 --> 00:44:23,380
+اللي هي file سمينا ال configuration file والهدفين
+
+544
+00:44:23,380 --> 00:44:26,700
+اللي بيطلعوه اللي هو ال place and is and root
+
+545
+00:44:26,700 --> 00:44:36,380
+فاكرين place and root اللي هو tool وبعدين
+
+546
+00:44:37,690 --> 00:44:43,170
+في PLDs بيسموها in circuit irreprogramable يعني
+
+547
+00:44:43,170 --> 00:44:49,390
+بيكون فيه عندك bar في إحدى ال chips بيكون PLD زمان
+
+548
+00:44:49,390 --> 00:44:53,490
+كان عشان تبرمج قطعة بيعملها socket بتسحبها من ال
+
+549
+00:44:53,490 --> 00:44:57,570
+socket وبعدين بتبرمجها في programmer منفصل موصل مع
+
+550
+00:44:57,570 --> 00:45:01,290
+ال PC أو workstation أو لابتوب أو whatever وبعدين
+
+551
+00:45:01,290 --> 00:45:06,140
+بعد بتبرمجها بترجح على ال socketهل جيت المعظمها in
+
+552
+00:45:06,140 --> 00:45:10,140
+field او in circuit reprogramable يعني انت من غير
+
+553
+00:45:10,140 --> 00:45:13,840
+ما تشيلها من ال board و هي في نفس ال board حتى لو
+
+554
+00:45:13,840 --> 00:45:18,760
+بتكون ملحمة soldered يعني بيتبرمجها و تواصلها مع
+
+555
+00:45:18,760 --> 00:45:21,060
+ال pc ال board او ال system و بتعملها
+
+556
+00:45:21,060 --> 00:45:25,360
+reprogramming من غير ما تفكر طبعا هذا بيوفر كتير
+
+557
+00:45:25,360 --> 00:45:29,520
+في ال budget و ال time و حتى كمان بيحافظ على سلامة
+
+558
+00:45:29,520 --> 00:45:34,930
+ال ICتعرفي القصيدة لو سحبتها، لو انت مش يعني .. لو
+
+559
+00:45:34,930 --> 00:45:39,870
+مش حاوية، ممكن تخربها، مش هيك و لا، اوكي ماشي
+
+560
+00:45:59,310 --> 00:46:02,850
+في ال figure التالي هنشوف design methodology
+
+561
+00:46:02,850 --> 00:46:10,330
+تبعتنا ال flow هنمروا خطوات عديدة هتكلم عليها
+
+562
+00:46:10,330 --> 00:46:14,810
+بالتفصيل ان شاء الله شوف تبدأ بال analyze
+
+563
+00:46:14,810 --> 00:46:15,550
+requirements
+
+564
+00:46:21,120 --> 00:46:23,460
+Write a VHDL design description and so on ..
+
+565
+00:46:23,460 --> 00:46:28,460
+هيتكلم عن كل خطوة بتوصيل ان شاء الله تلاحظ مجسم ال
+
+566
+00:46:28,460 --> 00:46:32,640
+steps الى columns هاي ال column الأولاني التاني
+
+567
+00:46:32,640 --> 00:46:36,400
+كذا الى
+
+568
+00:46:36,400 --> 00:46:38,680
+groups كل group هتطيهش ب column
+
+569
+00:46:47,290 --> 00:46:50,250
+بحيث ال .. ال .. ال phases اللي .. اللي علاقة بعض
+
+570
+00:46:50,250 --> 00:46:54,210
+حاططها بوان إيش بوان كولم يعني مثلا يمكن أنتوا
+
+571
+00:46:54,210 --> 00:46:57,870
+درستوا software engineering يعني usually
+
+572
+00:46:57,870 --> 00:47:00,450
+requirements مع .. مع less specification مش هيكوية
+
+573
+00:47:00,450 --> 00:47:02,670
+لأ حتى مرة بيسموا .. برات بيسموا software
+
+574
+00:47:02,670 --> 00:47:04,190
+engineering requirements and specification
+
+575
+00:47:04,190 --> 00:47:07,210
+document مش هيكوية لأ مثلا إذا كنت كاتب جملة لكن
+
+576
+00:47:07,210 --> 00:47:10,310
+هو لو بدك تفشل أكتر في الأول تكتب .. تكتب
+
+577
+00:47:10,310 --> 00:47:13,730
+requirements وبعدين إيش less specification فهيحطلك
+
+578
+00:47:13,730 --> 00:47:18,620
+يهم one إيش و one كولمالـ code writing ال writing
+
+579
+00:47:18,620 --> 00:47:23,120
+بتاع ال VHDL code و ال compilation حاططهم مياشي ب
+
+580
+00:47:23,120 --> 00:47:27,460
+another column لأنهم two related tasks اللي اللي
+
+581
+00:47:27,460 --> 00:47:31,640
+علاقة بعض فال task اللي اللي علاقة بعض حاططهم ب
+
+582
+00:47:31,640 --> 00:47:38,100
+one column ال shaded phases هتلاقي اللي هي المراحل
+
+583
+00:47:38,100 --> 00:47:40,620
+اللي بيعمل فيها verification لل system طلع هنا
+
+584
+00:47:40,620 --> 00:47:46,020
+مثلا هنا المرحلة هذه فيها functional simulation
+
+585
+00:47:48,530 --> 00:47:53,290
+فانكشنال سيموليشي سنتحدث عنها هذه برضه سيموليشي
+
+586
+00:47:53,290 --> 00:47:57,870
+تستينغ هذه post-synth simulation timing simulation
+
+587
+00:47:57,870 --> 00:48:01,070
+بعدين verified PLDs operation هذه كلها مراحل
+
+588
+00:48:01,070 --> 00:48:04,950
+verification مراحل verification اللي معمولة بالـ
+
+589
+00:48:04,950 --> 00:48:11,630
+gray طبعا
+
+590
+00:48:11,630 --> 00:48:15,480
+ال flow اللي هنا اتلاحظ انه linearتمسس step by
+
+591
+00:48:15,480 --> 00:48:20,500
+step لكن ما بيخفعش عليكوا انه اي design سواء
+
+592
+00:48:20,500 --> 00:48:24,540
+hardware او software ممكن تيجي لمرحلة او اكتر
+
+593
+00:48:24,540 --> 00:48:28,600
+تعملها من اول لجديد مش هيك ولا .. و تالي لإنه في
+
+594
+00:48:28,600 --> 00:48:32,480
+الأخر العملية iterative process .. iterative ايش؟
+
+595
+00:48:32,480 --> 00:48:36,020
+process .. ممكن انا اجي اضطر ل .. يمكن
+
+596
+00:48:36,020 --> 00:48:38,880
+requirements بالاساس انا كتبها غلط مش مظبوط
+
+597
+00:48:38,880 --> 00:48:42,790
+مافهمتش ال problemأو simple problem نوعا ما لكن
+
+598
+00:48:42,790 --> 00:48:46,350
+لما أجيت خشفت بالتفاصيل بكتب و كتبت ال
+
+599
+00:48:46,350 --> 00:48:49,650
+specifications و طلعت ناقصة او مش مظبوطة مية في
+
+600
+00:48:49,650 --> 00:48:55,750
+المية و أكاد اي مرحلة فالممكن اللي هو خلال مراحل
+
+601
+00:48:55,750 --> 00:49:01,330
+ال design هدولإنه ترجع لأي مرحلة أو أكتر و تشتغلها
+
+602
+00:49:01,330 --> 00:49:04,470
+من أول جديد مرة مرتين تلاتة أو أكتر، هذا أيشي
+
+603
+00:49:04,470 --> 00:49:09,070
+طبيعي، أيشي .. طبيعي لغاية ما تحصل على ال
+
+604
+00:49:09,070 --> 00:49:11,670
+stimulation اللي بدك إياه و ال .. و ال response
+
+605
+00:49:11,670 --> 00:49:14,170
+اللي بدك إياها، شكوا إلى .. okay ماشي
+
+606
+00:49:18,290 --> 00:49:22,110
+يعني ممكن يكون عندك مثلا يعني نقص في الفهم ال
+
+607
+00:49:22,110 --> 00:49:26,010
+requirements ممكن يكون فهمت ال requirements وعملت
+
+608
+00:49:26,010 --> 00:49:29,190
+ال specification سليم و كله تمام تمام لكن جيت في
+
+609
+00:49:29,190 --> 00:49:35,370
+ال coding غلطت يصير مش هيك ولا .. اي نعم يمكن في
+
+610
+00:49:35,370 --> 00:49:38,070
+timing constraint violations ال design function
+
+611
+00:49:38,070 --> 00:49:43,590
+سليم الجيت فيه سليم لكن بعملك المطلوب بس وجدت أب��أ
+
+612
+00:49:43,590 --> 00:49:49,660
+من المطلوب بال .. بالفعل مش هيك يعنيتمام؟ لازم it
+
+613
+00:49:49,660 --> 00:49:53,100
+has to fulfill ال time requirements يعني لازم يفي
+
+614
+00:49:53,100 --> 00:49:55,340
+بال time requirements اللي انت حاطيتها مش هيك و
+
+615
+00:49:55,340 --> 00:49:58,800
+ايه لان؟مرات في شغلات بالذات في الحاجات ال
+
+616
+00:49:58,800 --> 00:50:03,980
+disaster ال .. ال .. المصائب و الحاجات ال critical
+
+617
+00:50:03,980 --> 00:50:06,700
+اللي حايزة زي مثلا غرفة انعاش بتعمل design ل
+
+618
+00:50:06,700 --> 00:50:10,580
+system المفروض مثلا انه المريض يحقن او بالاشي اللي
+
+619
+00:50:10,580 --> 00:50:13,900
+فلاني في الوقت اللي لو حصل عرض لفلاني واحد اتلاته
+
+620
+00:50:13,900 --> 00:50:16,360
+يحقن بالمدى اللي فلاني خلال ال time معين و الا
+
+621
+00:50:16,360 --> 00:50:25,530
+هيستير الاشي حت ..الفلانة okay ف .. فمعناته ال
+
+622
+00:50:25,530 --> 00:50:28,770
+timing مهم مش هيكوا لها ال timing ايه ده يعني ممكن
+
+623
+00:50:28,770 --> 00:50:31,510
+ال system functional يشغل لكن من ناحية ال timing
+
+624
+00:50:31,510 --> 00:50:35,350
+مافيش بال times بال time المطلوب تعرف ال
+
+625
+00:50:35,350 --> 00:50:37,290
+functional شغال زي ايش ماهيقولك functional زي ايش
+
+626
+00:50:37,290 --> 00:50:40,290
+ماهيقولك مثلا ايش functionalين بيدودي مثلا اللي هو
+
+627
+00:50:40,290 --> 00:50:47,130
+ال .. ال .. ال .. ال .. الشنطة هذه للساحة تمام
+
+628
+00:50:47,130 --> 00:50:52,910
+للساحةبدي اوديها ب .. بتقدر توديها بكذا طريقة، اذا
+
+629
+00:50:52,910 --> 00:50:57,750
+مافيش constraints بتقدر توديها بمشة على الأقدام و
+
+630
+00:50:57,750 --> 00:51:01,110
+على بسكليت و بسيارة أجرى و بسيارة خاصة طلب و بأكتر
+
+631
+00:51:01,110 --> 00:51:04,130
+من طريقة مش هيك ولا .. لكن لو انا حاطيتلك
+
+632
+00:51:04,130 --> 00:51:11,050
+constraint مثلا خلال تلت ساعة تكون في الساحةهذا في
+
+633
+00:51:11,050 --> 00:51:13,730
+time constraint مش هيك ولا لا واضح انه مش هينفع
+
+634
+00:51:13,730 --> 00:51:17,290
+المشي .. ماشي بيعمل اشي functionally لكن مابيفيش
+
+635
+00:51:17,290 --> 00:51:21,510
+بالقياش بال timing المطلوب و بماشي مابتيجيش طبعا
+
+636
+00:51:21,510 --> 00:51:27,010
+ولا؟ و يمكن ع بسكليتي ممكن تيجي .. يمكن بس مش اكيد
+
+637
+00:51:27,010 --> 00:51:31,170
+مش هيك ولا لا؟ جربتها؟ اذا انا احنا هستخدم المثل
+
+638
+00:51:31,170 --> 00:51:36,990
+ذول الجهاد و هنتكلم على تفصيل خطوات بإذن الله تباع
+
+639
+00:51:38,430 --> 00:51:42,630
+بنبدأ بالخطوطين اللي في الأول اللي هو analyze
+
+640
+00:51:42,630 --> 00:51:45,690
+requirements و develop specifications هدول ما اللي
+
+641
+00:51:45,690 --> 00:51:48,190
+هم مش تعرف بالطريقة حتى سواء أنت شغال بال
+
+642
+00:51:48,190 --> 00:51:50,390
+methodology تبعتنا أو أي شيء تاني سواء هدول أسوت
+
+643
+00:51:50,390 --> 00:51:53,330
+وير أي series اللي بدك تعمل عليه ال design لازم
+
+644
+00:51:53,330 --> 00:51:57,550
+يمر مرحلة analysis ل requirements و بعدين تكتب
+
+645
+00:51:57,550 --> 00:51:58,990
+specifications مش هيك واضح
+
+646
+00:52:04,710 --> 00:52:07,350
+في requirements analysis ايش بنسوي؟ بنحاول نفهم ال
+
+647
+00:52:07,350 --> 00:52:10,130
+problem تبعاتنا المفروض ايش هتحل ايش المشكلة اللي
+
+648
+00:52:10,130 --> 00:52:16,570
+هتحلها و نكتب ال problem في شكل واضح تبعاتنا نعرف
+
+649
+00:52:16,570 --> 00:52:20,150
+ال problem فالبالك انك تعرف ال problem هذي مهم جدا
+
+650
+00:52:20,150 --> 00:52:26,690
+هذي مهم جدا انك تعرف ال problem و تكتبها مرحلة
+
+651
+00:52:26,690 --> 00:52:30,670
+مهمة جدا لان اذا انت ماعملتش تعريف واضح و كامل لل
+
+652
+00:52:30,670 --> 00:52:33,550
+problemالـ design اللي هتعمله في الآخر مش حافظ
+
+653
+00:52:33,550 --> 00:52:40,310
+بالمطلوب مش رايكوا اي نوع .. اي نوع اذا
+
+654
+00:52:40,310 --> 00:52:44,950
+في constraints لل system سواء من ناحية environment
+
+655
+00:52:44,950 --> 00:52:49,170
+من ناحية كده المفروض تتحدد تمام من constraints ما
+
+656
+00:52:49,170 --> 00:52:53,610
+تتقول مثلا المفروض يعمل ايش فلاني خلال one second
+
+657
+00:52:53,610 --> 00:52:57,250
+المفروض يكون الوزن ال weight تبع ال system مايزيدش
+
+658
+00:52:57,250 --> 00:53:01,580
+عن كده مثلاالـ volume مايزيش عن كده هذا بتكتب في
+
+659
+00:53:01,580 --> 00:53:10,920
+ال requirements تمام؟ مع ال concerns الشروط هذه
+
+660
+00:53:10,920 --> 00:53:16,060
+كله بالكتاب وين اللي هو في ال requirements بعدين
+
+661
+00:53:16,060 --> 00:53:17,800
+بتخش على ايش؟ على ال specifications
+
+662
+00:53:24,650 --> 00:53:28,510
+ال input طبعا ال specification writing او ال
+
+663
+00:53:28,510 --> 00:53:30,290
+specification document اللي هو requirements
+
+664
+00:53:30,290 --> 00:53:35,390
+document طبعا في ال specification بتحدد ايش
+
+665
+00:53:35,390 --> 00:53:38,990
+interface تبعت ال system ايش ال input ايش ال
+
+666
+00:53:38,990 --> 00:53:41,650
+output ايش ال functions اللي ال system المفروض
+
+667
+00:53:41,650 --> 00:53:47,030
+يعملها عشان يحل ال problem طبعا ال system
+
+668
+00:53:47,030 --> 00:53:51,350
+functions ممكن تعملها
+
+669
+00:53:51,350 --> 00:53:52,470
+specification اما
+
+670
+00:54:01,650 --> 00:54:06,090
+خليني أقول .. أعيد الجملة هذه تاني انه انت في ال
+
+671
+00:54:06,090 --> 00:54:12,290
+specification بتحدد ال .. ال .. ال .. ال system
+
+672
+00:54:12,290 --> 00:54:16,650
+المفروض ايش ال behavior تبعه، ايش السلوك، لكن مش
+
+673
+00:54:16,650 --> 00:54:20,370
+كيف هينعمل السلوك، هيتنفذ، هذا مش شغل .. مش شغل من
+
+674
+00:54:20,370 --> 00:54:24,130
+ال specification، لسه بعد كده فيه ال design، تمام؟
+
+675
+00:54:24,130 --> 00:54:26,750
+الشخص بتقول ال behavior بتاعه المفروض يكون كده،
+
+676
+00:54:26,750 --> 00:54:30,650
+تمام؟ يعني لما انا أديله كده، يصير كده، لكن كيف
+
+677
+00:54:30,650 --> 00:54:38,470
+بيصير؟هذا ليس شغل الـ specification ممكن تضع فيه
+
+678
+00:54:38,470 --> 00:54:40,890
+performance requirements and constraints في الـ
+
+679
+00:54:40,890 --> 00:54:44,550
+specification زي الـ speed of operation وقدرش ال
+
+680
+00:54:44,550 --> 00:54:50,910
+power consumption إذا كنت تعمل مثلا جوال هذا مهم
+
+681
+00:54:50,910 --> 00:54:53,510
+فيه كثير في حكايات الـ power consumption
+
+682
+00:54:57,140 --> 00:55:02,760
+لأنه انت بيهمك الجوال يكون ما تضطرش انك تشحنه و
+
+683
+00:55:02,760 --> 00:55:06,040
+يمر مثلا على جال يوم و يومين حسب تصالتك بشيكويلان
+
+684
+00:55:06,040 --> 00:55:09,860
+غير ما تحطه في الشاحن مرة اخرى و شيكويلان و اتعالى
+
+685
+00:55:09,860 --> 00:55:12,220
+لما تستخدم ال ICs فيه معينة يكون ال power
+
+686
+00:55:12,220 --> 00:55:14,980
+consumption تبعها جليل و ايه اللي لو ماخدش
+
+687
+00:55:14,980 --> 00:55:19,740
+الاعتبار هذا في الحسبان هتلاقي انه ال battery نفدت
+
+688
+00:55:19,740 --> 00:55:24,430
+و راحل فيها في واجهة جليلمشكلة problem ادخلينها في
+
+689
+00:55:24,430 --> 00:55:26,070
+power consumption requirement بتشيكوا ولا
+
+690
+00:55:26,070 --> 00:55:28,550
+specification غير تقول اه والله انا من
+
+691
+00:55:28,550 --> 00:55:31,890
+specification لازم انا ال battery حاطوليها و
+
+692
+00:55:31,890 --> 00:55:35,250
+استخدم استخدام عادي او حسب نوع الاستخدام اللي
+
+693
+00:55:35,250 --> 00:55:41,370
+بدكية ماتخلصش خلال 24 ساعة او 48 ساعة كله هدف من
+
+694
+00:55:41,370 --> 00:55:45,210
+حاطوليها في ال specification ال weight مثلا ممكن
+
+695
+00:55:45,210 --> 00:55:47,870
+بنحطه في ال specification تقول انا بده اعمل جوال
+
+696
+00:55:47,870 --> 00:55:54,660
+او بده اعمل tabletمثلا طب ماشي ال tablet اللي هي
+
+697
+00:55:54,660 --> 00:56:01,460
+دي المفروض تنحمل بالإيد صح ولا لأ المفروض انا اذا
+
+698
+00:56:01,460 --> 00:56:05,420
+حملتها لمدة مثلا ساعة زمان او كده ماحسش بالتعب او
+
+699
+00:56:05,420 --> 00:56:12,140
+كده و لو انه يعني انا عندي tablet في البيت بصراحة
+
+700
+00:56:12,140 --> 00:56:15,920
+بحس انها دقيقة اللي بشيلها يعني في ال .. هي طبعا
+
+701
+00:56:15,920 --> 00:56:18,980
+معمولة ممكن تركنها ت .. ت .. تسندها او كده بس مرات
+
+702
+00:56:18,980 --> 00:56:22,070
+بحب الواحد يمسكها بيده و كدهإذا مسكت مدة طويلة من
+
+703
+00:56:22,070 --> 00:56:25,850
+حيث انها فيها toggle و لا لأ فمعناته في
+
+704
+00:56:25,850 --> 00:56:29,530
+requirement في شغلات تفاصيل زي كده لازم الكتاب وين
+
+705
+00:56:29,530 --> 00:56:32,650
+في ال classification من ناحية weight من ناحية
+
+706
+00:56:32,650 --> 00:56:34,530
+volume من ناحية power consumption من ناحية شغلات
+
+707
+00:56:34,530 --> 00:56:40,390
+إيش كتير okay ال
+
+708
+00:56:40,390 --> 00:56:43,490
+classification ال requirements أكيد بنكتب لعشرة
+
+709
+00:56:43,490 --> 00:56:46,650
+language عادي باللغة بتاعتنا سواء بالإيليس أو
+
+710
+00:56:46,650 --> 00:56:49,830
+بالعربي أو بأي لغة أخرىبقى مينكتبش ال requirements
+
+711
+00:56:49,830 --> 00:56:55,550
+مينكتبش بال إياش بال VHDL مينكتب لغة عادية و ال
+
+712
+00:56:55,550 --> 00:56:57,810
+specification برضه في العادة مينكتب إياش بناشر
+
+713
+00:56:57,810 --> 00:57:02,930
+language عادية تمام و لا لغة عادية مش لغة خاصة لكن
+
+714
+00:57:02,930 --> 00:57:05,930
+بتقدر تكتب ال specification باستخدام إياش ال VHDL
+
+715
+00:57:05,930 --> 00:57:10,630
+برضه لو بدك عينا
+
+716
+00:57:10,630 --> 00:57:14,450
+بالعمل simulation تتأكد من ال behavior لكن في
+
+717
+00:57:14,450 --> 00:57:17,150
+الغالب اللي .. اللي كتبته متقدرش تعمل ال synthesis
+
+718
+00:57:17,150 --> 00:57:20,760
+متحولش ل gatesهيضطر لك تعمل design اللي هي file
+
+719
+00:57:20,760 --> 00:57:25,040
+تاني عشان تعمل ايش تعمله تنسيسي لو انت مرات
+
+720
+00:57:25,040 --> 00:57:27,540
+الإنسان بيكون في مرحلة .. من المرحلة بيكون مهتم
+
+721
+00:57:27,540 --> 00:57:31,760
+بال idea بالفكرة وبالطريقة بعدين ايش بيدهضون
+
+722
+00:57:31,760 --> 00:57:35,260
+مابيهمنيش كتير موضوع تاني تمام فتكتب requirements
+
+723
+00:57:35,260 --> 00:57:38,700
+and specification بال VHDL behavioral behavioral
+
+724
+00:57:38,700 --> 00:57:43,180
+سلوكي و بتعمل simulation بتلاقي اه والله فعلا
+
+725
+00:57:43,180 --> 00:57:47,120
+بالطريقة اعمللي هذا بعدين ال behavior هذا و
+
+726
+00:57:47,120 --> 00:57:50,790
+تشهروله هيعمل موضوع تانيتمام؟ إذا أنت مهتم إنك
+
+727
+00:57:50,790 --> 00:57:55,250
+تطعلي ال hardware بتكتب some اللي هي ال file تاني
+
+728
+00:57:55,250 --> 00:57:58,510
+ممكن يعمله synthesis يعمله تخليق اللي هو تحوي ..
+
+729
+00:57:58,510 --> 00:58:00,190
+قولنا synthesis إيش بيشي حوي .. بيشي بيشي حوي
+
+730
+00:58:00,190 --> 00:58:03,970
+بيحوي من description إلى إيه إيش إلى gates إلى
+
+731
+00:58:03,970 --> 00:58:09,190
+hardware إلى logic إلى logic تمام؟ فبتنكتب برضه
+
+732
+00:58:09,190 --> 00:58:15,420
+ممكن تنكتب ال specification تنكتب ال VHDL تمام؟و
+
+733
+00:58:15,420 --> 00:58:22,080
+يشمزتها انت عارف الايات لغة برمجها سواء هدوء او
+
+734
+00:58:22,080 --> 00:58:26,640
+سواء و مافيش فيها ambiguities تمام ولا؟ مافيش فيها
+
+735
+00:58:26,640 --> 00:58:30,240
+التباس بينهم لغات الكلام العادية اللي بنقل بيه
+
+736
+00:58:30,240 --> 00:58:34,960
+ambiguous مظبوط ولا؟ يعني ممكن التعبير الواحد او
+
+737
+00:58:34,960 --> 00:58:37,380
+الكلمة الواحدة او الكشتكة الواحد يعني اكتر من
+
+738
+00:58:37,380 --> 00:58:40,340
+المعنى يفهمه الواحد باكتر من طريقة او الأشخاص
+
+739
+00:58:40,340 --> 00:58:44,680
+المختلفينفإذا استخدمت انت VHDL انت لغيتي الـ
+
+740
+00:58:44,680 --> 00:58:48,460
+ambiguities هدول مش هيكوا الاتباسات مش هيك؟ ايه
+
+741
+00:58:48,460 --> 00:58:55,280
+نعم؟ okay
+
+742
+00:58:55,280 --> 00:58:58,900
+فانت عاملا إذا كتبت classification باستخدام VHDL
+
+743
+00:58:58,900 --> 00:59:01,700
+عاملا تكتب ال algorithm تبعت ال system ال behavior
+
+744
+00:59:01,700 --> 00:59:04,640
+تبعت أيش ال system بغض النظر أيش حياتي أيش ملزمة
+
+745
+00:59:04,640 --> 00:59:09,640
+أيش hardware لل implementationو تعملوا simulation
+
+746
+00:59:09,640 --> 00:59:14,620
+تتأكدوا سليم و تمام تمام okay لكن عمليا انهم
+
+747
+00:59:14,620 --> 00:59:17,420
+بيستخدموش اللي بيشتغل كتابة اللي هو classification
+
+748
+00:59:17,420 --> 00:59:24,460
+بيستخدموا اللغة اللي هو العادى، اللغة عادى سواء
+
+749
+00:59:24,460 --> 00:59:30,380
+English او Arabic او اي لغة او اي لغة اخرىلأن
+
+750
+00:59:30,380 --> 00:59:35,500
+العيب هو إنه لو كتبت ال explanation باستخدام VHDL
+
+751
+00:59:35,500 --> 00:59:39,160
+most probably مش هيكون synthesizable مش هيقدر
+
+752
+00:59:39,160 --> 00:59:43,040
+يحوله إلى IIS إلى IIS هيضطر تكتب في IIS file تاني
+
+753
+00:59:43,040 --> 00:59:49,280
+description تاني عشان تحوله إلى hardware قريبا
+
+754
+00:59:49,280 --> 00:59:55,600
+نشوف المثال التالي على
+
+755
+00:59:55,600 --> 00:59:59,060
+half other عارفين ال half other؟ very simple
+
+756
+01:00:03,250 --> 01:00:08,910
+السيركيت نبدأ بكتابة requirements بنشتغل لغة عادية
+
+757
+01:00:08,910 --> 01:00:14,850
+ممكن تقول نحتاج أن نتمكن من إضافة two one bit by
+
+758
+01:00:14,850 --> 01:00:19,170
+numbers هذه هي requirements هذه هي requirements
+
+759
+01:00:19,170 --> 01:00:23,770
+بدنا يعني نعمل أشي مش بعلي رقمين كل رقم one bit
+
+760
+01:00:23,770 --> 01:00:28,650
+هذه هي requirements بدنا
+
+761
+01:00:28,650 --> 01:00:32,790
+نكتب ال specificationممكن نضيف تاريخ نعمل تاريخ
+
+762
+01:00:32,790 --> 01:00:39,770
+تجمع بيانامبرز تاريخ
+
+763
+01:00:39,770 --> 01:00:40,250
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ
+
+764
+01:00:40,250 --> 01:00:40,370
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ
+
+765
+01:00:40,370 --> 01:00:40,590
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ
+
+766
+01:00:40,590 --> 01:00:41,390
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ
+
+767
+01:00:41,390 --> 01:00:41,430
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ
+
+768
+01:00:41,430 --> 01:00:57,930
+تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ تاريخ ت
+
+769
+01:01:01,250 --> 01:01:09,890
+ممكن اضافة بلوك دياجرام اذا
+
+770
+01:01:09,890 --> 01:01:13,130
+فهمت
+
+771
+01:01:13,130 --> 01:01:16,930
+الكورس على اي اش صغير فتعمل على اي اش كبير ممكن
+
+772
+01:01:16,930 --> 01:01:22,330
+اضافة للوصفة بلوك دياجرام مثل هذا بلوك دياجرام فيه
+
+773
+01:01:22,330 --> 01:01:27,070
+اتصالين او اتصالين A وBو الـ two outposts اللي
+
+774
+01:01:27,070 --> 01:01:30,750
+اولا نسموه تاني ايش ال carry out و سمنا ايش half
+
+775
+01:01:30,750 --> 01:01:36,010
+other سمناها half other و تقريلا جيت احنا كتبنا
+
+776
+01:01:36,010 --> 01:01:40,350
+requirements و كتبنا وراها ايش justification مش
+
+777
+01:01:40,350 --> 01:01:44,990
+هيك و لا اوكي مثلا we are following the data flow
+
+778
+01:01:44,990 --> 01:01:47,310
+design اللي هو ال diagram اللي هو اللي شفناه قبل
+
+779
+01:01:47,310 --> 01:01:50,650
+شوي تابعين بعد كده في ال step اللي وراها لو روحت
+
+780
+01:01:50,650 --> 01:01:53,490
+لل diagram اللي هي تكتب ال description بال VHDL
+
+781
+01:01:55,250 --> 01:02:08,550
+تكتب description باستخدام ال VHDL يعني
+
+782
+01:02:08,550 --> 01:02:11,190
+هنا بالكتاب هذا بالتحديد و بال course هذا بالتحديد
+
+783
+01:02:11,190 --> 01:02:16,810
+ال designs اللي هنكتبهم كلهم synthesizable يعني
+
+784
+01:02:16,810 --> 01:02:21,130
+فعلا بتحولوا ل hardware تمويلة لذلك هتلاقي انت لو
+
+785
+01:02:21,130 --> 01:02:24,820
+روحت الفرنسة ال VHDL شباب على ال internetهتلاقي ال
+
+786
+01:02:24,820 --> 01:02:27,640
+.. رهيبة فيها شغلات كتير فما .. فيكون فيها مصطلح
+
+787
+01:02:27,640 --> 01:02:30,520
+كتير احنا مش .. بالغرض من المصطلح .. مابدناش اتعلم
+
+788
+01:02:30,520 --> 01:02:34,740
+كل التراكيب تبع ال digital بده تراكيب ايش؟ اللي
+
+789
+01:02:34,740 --> 01:02:38,580
+بتلزمنا بس اللي بتقدر ايش؟ اللي هو الشغل if you
+
+790
+01:02:38,580 --> 01:02:40,780
+are interested you can learn more about it about
+
+791
+01:02:40,780 --> 01:02:44,720
+them على ال internet موجود بده تراكيب اللي بتلزم و
+
+792
+01:02:44,720 --> 01:02:47,880
+اللي بقدر اعمل فيها design ل digital .. ل complete
+
+793
+01:02:47,880 --> 01:02:54,590
+digital system complete digital system okayاللي
+
+794
+01:02:54,590 --> 01:02:56,830
+جاي تبقى نعمل description قولنا ممكن يكون ال
+
+795
+01:02:56,830 --> 01:03:03,210
+behavior ممكن يكون إيش ال behavior ال behavior
+
+796
+01:03:03,210 --> 01:03:09,690
+بيوصف لك ال output as a function of إيش و ال input
+
+797
+01:03:09,690 --> 01:03:16,310
+بينما ال structure عبارة عن description يعني
+
+798
+01:03:16,310 --> 01:03:23,560
+description هيكلي أو معماري خليني أقولبيقول
+
+799
+01:03:23,560 --> 01:03:29,640
+components بتقول انا high component مثلا حاش في ال
+
+800
+01:03:29,640 --> 01:03:32,640
+level الأولى ان في high level component و هستخدم
+
+801
+01:03:32,640 --> 01:03:35,180
+two components و بعدين كل component مكونة من جوا
+
+802
+01:03:35,180 --> 01:03:38,380
+من كده و كده أصغر منها و اللي أصغر مكونة من جوا من
+
+803
+01:03:38,380 --> 01:03:42,180
+كده و كده فيها تفاصيل هذا بيسموه ايش structurer
+
+804
+01:03:46,270 --> 01:03:49,910
+بس حتى في الآخر هتوصل ل level من ال levels ل ال
+
+805
+01:03:49,910 --> 01:03:51,970
+structure ان ال component بتتحدد ال behavior
+
+806
+01:03:51,970 --> 01:03:55,330
+بتتحدد ال behavior بتتحدد ال behavior بتتحدد ال
+
+807
+01:03:55,330 --> 01:03:55,330
+behavior بتتحدد ال behavior بتتحدد ال behavior
+
+808
+01:03:55,330 --> 01:03:55,330
+بتتحدد ال behavior بتتحدد ال behavior بتتحدد ال
+
+809
+01:03:55,330 --> 01:03:55,350
+behavior بتتحدد ال behavior بتتحدد ال behavior
+
+810
+01:03:55,350 --> 01:03:59,990
+بتتحدد ال behavior بتتحدد ال behavior بتتحدد ال
+
+811
+01:03:59,990 --> 01:04:01,270
+behavior بتتحدد ال behavior بتتحدد ال behavior
+
+812
+01:04:01,270 --> 01:04:01,270
+بتتحدد ال behavior بتتحدد ال behavior بتتحدد ال
+
+813
+01:04:01,270 --> 01:04:01,270
+behavior بتتحدد ال behavior بتتحدد ال behavior
+
+814
+01:04:01,270 --> 01:04:01,270
+بتتحدد ال behavior بتتحدد ال behavior بتتحدد ال
+
+815
+01:04:01,270 --> 01:04:01,270
+behavior بتتحدد ال behavior بتتحدد ال behavior
+
+816
+01:04:01,270 --> 01:04:01,590
+بتتحدد ال behavior بتتحدد ال behavior بتتحدد ال
+
+817
+01:04:01,590 --> 01:04:05,090
+behavior بتتحدد ال behavior بتتحدد ال behavior
+
+818
+01:04:05,090 --> 01:04:15,710
+بتتحدد ال behavior بتتحدد ال behavior بتتحد
+
+819
+01:04:16,320 --> 01:04:20,700
+هي الـ truth table احنا قلنا ال a و ال b كل واحد
+
+820
+01:04:20,700 --> 01:04:25,460
+كام bit just one bit to impose اربع combination
+
+821
+01:04:25,460 --> 01:04:30,060
+بتدينا هى ال sum و هى ايش ال carry لو انا بدى اجيب
+
+822
+01:04:30,060 --> 01:04:33,760
+ال sum of ال carry اللى هى sum of products هتيجي ل
+
+823
+01:04:33,760 --> 01:04:36,540
+ال midterms مش هيك ولا هى ال midterm اولى تبع ال
+
+824
+01:04:36,540 --> 01:04:40,600
+sum هى ال midterm التانى اذا هذا او هذا مش هيك ال
+
+825
+01:04:40,600 --> 01:04:45,660
+carry فى just one midtermاللي واحد مش هيك إذا هدول
+
+826
+01:04:45,660 --> 01:04:56,460
+ال equation تبعت مين الصمد ال air and ال carry لو
+
+827
+01:04:56,460 --> 01:05:03,700
+ال circuit إلها أكتر من two inputs عدد كبير ممكن
+
+828
+01:05:03,700 --> 01:05:09,960
+يطلعلك عدد كبير من ال min terms طيب
+
+829
+01:05:09,960 --> 01:05:14,580
+هل عمل هو minimization بإيدي؟لأ you don't need لأن
+
+830
+01:05:14,580 --> 01:05:17,120
+في الاسئلة الـ software هو اللي يعمل ليها مشاك و
+
+831
+01:05:17,120 --> 01:05:21,220
+لا ال tools ال synthesis tool هو اللي يعمل لك
+
+832
+01:05:21,220 --> 01:05:22,700
+minimization you don't need انك تعمل اي
+
+833
+01:05:22,700 --> 01:05:26,340
+minimization manually ولو انت اللي هو ال equation
+
+834
+01:05:26,340 --> 01:05:28,900
+is available for you minimized و جاهزة و انت عارف
+
+835
+01:05:28,900 --> 01:05:32,020
+فبتكتبها لكن اذا انت هي dot know ال equation هي
+
+836
+01:05:32,020 --> 01:05:36,070
+dot need و minimized مين هيعمل لك minimization؟الـ
+
+837
+01:05:36,070 --> 01:05:41,170
+Synthesizer Tool هو اللي يعمل لك الـ Minimization،
+
+838
+01:05:41,170 --> 01:05:44,030
+لكن لا تقلق، إنه متأكد أنه سيعمل لك Minimization
+
+839
+01:05:44,030 --> 01:05:47,950
+صالين، لا تقلق إنه سيعمل لك Minimization غلط
+
+840
+01:06:06,360 --> 01:06:10,040
+Okay حددنا ال equations إذا هلجأت بدنا نكتب ال ..
+
+841
+01:06:10,040 --> 01:06:14,520
+ال .. ال design بدنا نعمل توصيف بال VHDL لحتى أنا
+
+842
+01:06:14,520 --> 01:06:17,120
+had equations على ورق هدول مش هيك ولا لسه لحتى أنا
+
+843
+01:06:17,120 --> 01:06:22,880
+ماكتبناش أي .. أي VHDL had equations عادي على ورق
+
+844
+01:06:22,880 --> 01:06:27,940
+ماهياش VHDL language هده تمام؟ بدنا نكتب اللي هو
+
+845
+01:06:27,940 --> 01:06:33,910
+ال description باستخدام ال VHDLالـ description
+
+846
+01:06:33,910 --> 01:06:39,310
+اللي بيطلع هنسميه أو design file source file
+
+847
+01:06:39,310 --> 01:06:44,470
+هنسميه design file مكتوب text عادي plain text عادي
+
+848
+01:06:44,470 --> 01:06:50,310
+مقاوم من lexical elements declarations و F و
+
+849
+01:06:50,310 --> 01:06:55,310
+integer و كذا بين
+
+850
+01:06:55,310 --> 01:06:59,210
+كل element و التاني delimiters سواء space أو فاصلة
+
+851
+01:06:59,210 --> 01:07:00,910
+أو course أو
+
+852
+01:07:13,900 --> 01:07:17,920
+خلّينا نتوقف لغاية هنا المرة جاية بإذن الله بنكمل
+
+853
+01:07:17,920 --> 01:07:18,400
+ان شاء الله
+

PL9fwy3NUQKwZxV6lHjK-ShPlZD0H8baax/ZtBY2dC0bd0_raw.srt

@@ -0,0 +1,3488 @@
+1
+00:00:00,200 --> 00:00:05,700
+الـ description و تحطه ب file او خليني اقول
+
+2
+00:00:05,700 --> 00:00:11,840
+المفروض انك تحطه ب file مش هيك و لا المفروض
+
+3
+00:00:11,840 --> 00:00:16,800
+ال file عشان يكون readable by ال VHDL compiler
+
+4
+00:00:16,800 --> 00:00:22,980
+يكون مخزن بال unformatted plain text يعني ماينفعش
+
+5
+00:00:22,980 --> 00:00:26,460
+ماشي تكتبه بال word العادل اللي انت عارفينه و
+
+6
+00:00:26,460 --> 00:00:30,710
+تخزنهلأنه في formatting و كده ف it is not readable
+
+7
+00:00:30,710 --> 00:00:33,210
+لازم يكون plain text editor بس characters مفيش اي
+
+8
+00:00:33,210 --> 00:00:37,470
+formatting يعني
+
+9
+00:00:37,470 --> 00:00:40,410
+بنفع مثلا بال notepad و تقدر تكتب بال notepad لإنه
+
+10
+00:00:40,410 --> 00:00:46,950
+بيخزن الهدأ unformatted it works لكن أسهلك بيجي
+
+11
+00:00:46,950 --> 00:00:50,550
+VHD ال editors مع نفس ال store اللي انت هتعمله
+
+12
+00:00:50,550 --> 00:00:55,250
+download و install أفضللأن مذيتها هنا بتعمل لك
+
+13
+00:00:55,250 --> 00:00:59,750
+coloring و indentation ل syntetical constructs
+
+14
+00:00:59,750 --> 00:01:04,810
+تلوين edible face هذا إيتاليك هذا كذا حسب معناه
+
+15
+00:01:04,810 --> 00:01:09,270
+ومكانه وبيكون ال file على ال screen بظهر مرتب أكتر
+
+16
+00:01:09,270 --> 00:01:14,630
+و readable وإمكانية استخراز ال errors و الأخطاء
+
+17
+00:01:14,630 --> 00:01:22,530
+بيكون أسرع و أسهلOkay فبالتالي تستخدم ال editor
+
+18
+00:01:22,530 --> 00:01:27,710
+اللي جاي مع ال VHDL software هذا الكلام المفروض
+
+19
+00:01:27,710 --> 00:01:31,990
+معروف لكن
+
+20
+00:01:31,990 --> 00:01:35,550
+في الكتاب هنا البرامج اللي هنشوفها و مكتوبة بال
+
+21
+00:01:35,550 --> 00:01:43,450
+VHDL هتكون ظهرة Formatted إلك تمام لكي يكون معلوم
+
+22
+00:01:43,450 --> 00:01:47,430
+على إنه مخزنة في الفايل Unformated في الفايل مخزنة
+
+23
+00:01:47,430 --> 00:01:53,230
+Unformatedالـ keywords هو ان اكيد في .. في اي
+
+24
+00:01:53,230 --> 00:01:58,770
+language فيه some set of keywords هذه ال keywords
+
+25
+00:01:58,770 --> 00:02:02,890
+مش مسموح تستخدمها ك objects من عندك او identifiers
+
+26
+00:02:02,890 --> 00:02:08,350
+او اسمها variables ايه الأغراض و معاني المحددة ده؟
+
+27
+00:02:08,350 --> 00:02:12,310
+و بتظهرلك في ال code اذا انت استخدمت VHDL editor
+
+28
+00:02:12,310 --> 00:02:18,970
+boldfaced يعني بخط ايش؟ بخط غامقطبعا لما تريد تكتب
+
+29
+00:02:18,970 --> 00:02:22,170
+اللي هو ال program بال VHDL هتلاقيه مكوّن من
+
+30
+00:02:22,170 --> 00:02:27,130
+statements كل statement عبارة عن construct بيعمل
+
+31
+00:02:27,130 --> 00:02:31,870
+one or more actions ويلها معاني محددة حسب نوع ال
+
+32
+00:02:31,870 --> 00:02:35,990
+statement ال statement بال VHDL لازم تنهيها ب semi
+
+33
+00:02:35,990 --> 00:02:42,010
+colon ب semi ايه؟ ب semi colonاستخدامك لل comments
+
+34
+00:02:42,010 --> 00:02:46,790
+أكيد بيوضح أو بيشرح البرنامج بيكون أسهل لك إلك
+
+35
+00:02:46,790 --> 00:02:53,490
+تعرف لو كتبت code و رجعتله بعد وقت مابتنسى إيش
+
+36
+00:02:53,490 --> 00:02:57,370
+جستك بالسطر هذا أو مجموعة الأسطر هدول فكتابة ال
+
+37
+00:02:57,370 --> 00:03:00,790
+comments كتير بيسهلك عملية ال development و أنك
+
+38
+00:03:00,790 --> 00:03:05,390
+ترجع للبرنامج حتى بيسهل على غيرك لو غيرك عاوز يفهم
+
+39
+00:03:05,390 --> 00:03:08,370
+ال code بيعمله update أو كده أنك بتكون كاتب ال
+
+40
+00:03:08,370 --> 00:03:14,390
+commentsبسهل كثير عليه ال comment بيبدأ ممكن في أي
+
+41
+00:03:14,390 --> 00:03:19,470
+سطر تحط two hyphens ورا بعض بجيت السطر الى نهايته
+
+42
+00:03:19,470 --> 00:03:24,910
+واعتبر ايش comment وممكن تحط الكلمة ده في أي سطر
+
+43
+00:03:24,910 --> 00:03:28,530
+يعني معناته تحط double hyphen hyphen hyphen ورا
+
+44
+00:03:28,530 --> 00:03:31,710
+بعض من غير ال space ولا اي شي ال hyphen مش ال
+
+45
+00:03:31,710 --> 00:03:36,770
+underscore اللي هو الشرطة العادية شرطة العاديةبجيت
+
+46
+00:03:36,770 --> 00:03:41,630
+السطر إلى نهايته يعتبر ايش؟ يعتبر comment مافيش في
+
+47
+00:03:41,630 --> 00:03:46,450
+ال VHDL block comment feature يعني فيه مثلا في ال
+
+48
+00:03:46,450 --> 00:03:50,570
+C لو حطيت علامة ال slash و وراها نجمة تمام كل اللي
+
+49
+00:03:50,570 --> 00:03:52,630
+بتكتب بعدين comment حتى اللي أخدتها سطر لغاية ما
+
+50
+00:03:52,630 --> 00:03:56,470
+يتسكر بنجمة و slash مش موجودة ال feature هذه أيش؟
+
+51
+00:03:56,470 --> 00:04:00,770
+بال VHDL ال comment موجود فيها per line per أيش؟
+
+52
+00:04:00,770 --> 00:04:07,110
+per line ال comments بتظهرلك بال editorItaly-sized
+
+53
+00:04:07,110 --> 00:04:16,430
+يعني خط إيطالي مائلة يعني خط مائل مديلك
+
+54
+00:04:16,430 --> 00:04:19,450
+بال figure التالي formatted design description لل
+
+55
+00:04:19,450 --> 00:04:26,150
+half adder طبعا هذا code كامل حقيقة يعني انت لحد
+
+56
+00:04:26,150 --> 00:04:30,970
+تلان مش معد انك تفهم كل تفاصيل ال code لكن في
+
+57
+00:04:30,970 --> 00:04:37,200
+المقدمة هذه هنشرحشوية شغلات و الباقي في حينهي في
+
+58
+00:04:37,200 --> 00:04:43,180
+الشباتيه تبعته هنقول كل تفاصيله تمام ولا فإذا لجيت
+
+59
+00:04:43,180 --> 00:04:47,520
+something لان مش كامل بالنسبالك ما تجلجش لأنه احنا
+
+60
+00:04:47,520 --> 00:04:52,660
+الحين عاملين ايش بنقدم هذا ايش introduction تقديم
+
+61
+00:04:52,660 --> 00:04:59,240
+اتلاحظ
+
+62
+00:04:59,240 --> 00:05:03,850
+فيه في بداية ال codeيعني هذا حق حاليا عبارة عن
+
+63
+00:05:03,850 --> 00:05:08,070
+design description للحفظ قدر هذه بداية ال code من
+
+64
+00:05:08,070 --> 00:05:12,710
+كلمة library لغاية في الآخر عندك in data flow ال
+
+65
+00:05:12,710 --> 00:05:17,730
+two statements الأولانيين ال library IEEE و ال use
+
+66
+00:05:17,730 --> 00:05:22,730
+clause هدول بيسموهم
+
+67
+00:05:22,730 --> 00:05:26,690
+context clause مقوانين زي ما تشايف من سطرين
+
+68
+00:05:26,690 --> 00:05:29,770
+الأولاني عبارة عن library clause والتاني use
+
+69
+00:05:29,770 --> 00:05:35,150
+clauseال library clauses بلزم متى مرات انت بتكون
+
+70
+00:05:35,150 --> 00:05:41,330
+مستخدم في برنامج تبعك objects وشغلات مش معرفة by
+
+71
+00:05:41,330 --> 00:05:48,690
+ال bhdl معرفة ب some other libraries لذلك ال
+
+72
+00:05:48,690 --> 00:05:51,770
+libraries هدول لازم تكون تعرفهم و تحطهم اش و
+
+73
+00:05:51,770 --> 00:05:58,010
+تعرفهم في بداية ال description ب library clauses
+
+74
+00:06:01,530 --> 00:06:05,670
+أوكي ماشي يعني مثلا في ال half adder هذا هتلاقي
+
+75
+00:06:05,670 --> 00:06:11,510
+هنا مستخدم data type اسمه
+
+76
+00:06:11,510 --> 00:06:18,970
+standard logic هذا مش معرف بال bridge ال نفسه في
+
+77
+00:06:18,970 --> 00:06:22,970
+ال compiler و ال library تبعته في ال compiler معرف
+
+78
+00:06:22,970 --> 00:06:26,070
+في ال library اللي هيش اللي هو دي ال data type
+
+79
+00:06:26,070 --> 00:06:32,860
+اللي هو دي standard logic معرف هنالذلك نحتاج أن
+
+80
+00:06:32,860 --> 00:06:36,620
+نذكر أو نستخدم هذه الاختصارة نقول library space
+
+81
+00:06:36,620 --> 00:06:40,300
+itably اسم ال library اللي معرف فيها ال data type
+
+82
+00:06:40,300 --> 00:06:43,160
+اللي هو هذا زي لما كنت بتقول في البرج عادي include
+
+83
+00:06:43,160 --> 00:06:49,340
+كذا مثلا نفس الاشي بس هنا تكتب كلمة library واسم
+
+84
+00:06:49,340 --> 00:06:51,740
+ال library اللي انت عايز بدك تستخدمها
+
+85
+00:06:59,640 --> 00:07:04,080
+وكمان ال library نفسها هتلاقي مكونا من packages من
+
+86
+00:07:04,080 --> 00:07:09,360
+ايش؟ من packages you have to specify which
+
+87
+00:07:09,360 --> 00:07:15,480
+packages بدكيها بالتحديد ال data type اللي هو هذا
+
+88
+00:07:15,480 --> 00:07:20,100
+ال standard logic امعرف في ال package هذه اللي هي
+
+89
+00:07:20,100 --> 00:07:21,500
+موجودة ايش في ال library هذه
+
+90
+00:07:28,400 --> 00:07:31,760
+اللي موجود عايش في اللعبة اللي هي هذه لذلك تلاحظ
+
+91
+00:07:31,760 --> 00:07:38,140
+السطر اللي وراها عبارة عن close بيسموها use close
+
+92
+00:07:38,140 --> 00:07:42,720
+تلاحظ كتب use هذا اسم اللعبة اللي هي هذه واسم ال
+
+93
+00:07:42,720 --> 00:07:47,760
+package اللي انا عاوزها طب ال package اللي واحد
+
+94
+00:07:47,760 --> 00:07:50,520
+هتلاقي معرف فيها شريعة كتير معرف فيها
+
+95
+00:07:54,520 --> 00:07:58,720
+Various data types معرف فيها constants معرف فيها
+
+96
+00:07:58,720 --> 00:08:03,560
+sub programs زي functions زي procedures هل أنت بدك
+
+97
+00:08:03,560 --> 00:08:05,780
+.. بدك يعني كلهم يقول لو بدك something usually
+
+98
+00:08:05,780 --> 00:08:08,960
+بنكتب dot all يعني إيش خليها available كلها إليك و
+
+99
+00:08:08,960 --> 00:08:12,260
+طبع ال compiler هيختار هياخد الحاجات اللي بتاعني
+
+100
+00:08:12,260 --> 00:08:16,480
+هيستخدم الحاجات إيش اللي هي مستخدمة في ال code
+
+101
+00:08:29,700 --> 00:08:34,060
+أبسط أنواع ال .. ال .. ال bhdl design descriptions
+
+102
+00:08:34,060 --> 00:08:39,820
+هتلاقي مكوّن من single design entity واحدة design
+
+103
+00:08:39,820 --> 00:08:43,760
+.. design ايش entity ال design entity ممكن تمثل لك
+
+104
+00:08:43,760 --> 00:08:48,160
+كل ال design كل ال system او جزء من ال system لكن
+
+105
+00:08:48,160 --> 00:08:51,320
+اللي بيصير عملية لما ال system يكون كبير بتلاقي
+
+106
+00:08:51,320 --> 00:08:56,150
+مكوّن من ايش من كده design entityلكن في المثال
+
+107
+00:08:56,150 --> 00:09:00,290
+تبعنا اللي هو love other مش مستاهل just one design
+
+108
+00:09:00,290 --> 00:09:05,250
+إيش design entity ال design entity الواحدة عبارة
+
+109
+00:09:05,250 --> 00:09:08,170
+عن well-defined إلها إلها well-defined inputs and
+
+110
+00:09:08,170 --> 00:09:13,130
+outputs وبتعمل well-defined function يعني إلها
+
+111
+00:09:13,130 --> 00:09:17,870
+inputs محددين ومعروفين و outputs بيكونوا معروفين
+
+112
+00:09:17,870 --> 00:09:22,010
+well-defined وبتعمل طبعا أكيد function إيش محددة
+
+113
+00:09:24,250 --> 00:09:29,030
+design entity هتلاقيها بتتكون من two parts entity
+
+114
+00:09:29,030 --> 00:09:35,390
+.. entity declaration و architecture body ممكن
+
+115
+00:09:35,390 --> 00:09:40,830
+تحطه في نفس ال file و في العادة بنعمل كده تمام و
+
+116
+00:09:40,830 --> 00:09:46,250
+ممكن تحطه في separate files بنفع تمام ممكن تحطهم
+
+117
+00:09:46,250 --> 00:09:50,560
+في نفس ال file او في separate filesفي ال code اللي
+
+118
+00:09:50,560 --> 00:09:58,060
+كاتبني هنا هحطه في single file نفس ال file ال part
+
+119
+00:09:58,060 --> 00:10:01,880
+من هنا ل هنا هو ال entity declaration ال part اللي
+
+120
+00:10:01,880 --> 00:10:05,480
+من هنا ل هنا هو ال architecture declaration من هنا
+
+121
+00:10:05,480 --> 00:10:09,700
+ل هنا ممكن تحطه في one file و من هنا ل هنا في
+
+122
+00:10:09,700 --> 00:10:13,780
+another file و ممكن تحطه في نفس ال file نفس ال
+
+123
+00:10:13,780 --> 00:10:16,720
+file لكن usually لما تكون ال designs سهلة مش
+
+124
+00:10:16,720 --> 00:10:28,020
+محتاجة نحطهم في نفس النفس ال file ال
+
+125
+00:10:28,020 --> 00:10:30,500
+entity declaration كيف تعمل ال entity declaration
+
+126
+00:10:30,500 --> 00:10:37,700
+بيدي لل design entity اسم و بيوصف ال interface ايش
+
+127
+00:10:37,700 --> 00:10:40,300
+فيها ال input و ال output تبع ال entity تبع ال
+
+128
+00:10:40,300 --> 00:10:40,660
+design
+
+129
+00:10:44,610 --> 00:10:48,970
+بيحدد او بتحدد ايش هي ال input و ايش هي ال output
+
+130
+00:10:48,970 --> 00:10:54,210
+ال interface مش سامعاش ال interface
+
+131
+00:10:54,210 --> 00:11:00,090
+وبالتالي لو انت قرنت ال entity هذه اللي عندنا بال
+
+132
+00:11:00,090 --> 00:11:04,690
+figureبالـ figure اللي شفناها المرة الفاتعة تبعي
+
+133
+00:11:04,690 --> 00:11:10,230
+لها في قدر تفكريله تلاحظ فعلا كتب entity شوف كيف
+
+134
+00:11:10,230 --> 00:11:13,170
+تنكتب في الأول تكتب كلمة entity واضح ان هذه entity
+
+135
+00:11:13,170 --> 00:11:17,870
+عبارة عن keyword صح و لا لانها معمولة boldface و
+
+136
+00:11:17,870 --> 00:11:22,890
+بعدين space وبعدين بتديها اسم من عندك unique طبعا
+
+137
+00:11:22,890 --> 00:11:25,230
+الاسم في العادة بيكون مكوّن من alpha bits و أرقام
+
+138
+00:11:25,230 --> 00:11:30,070
+و underscore وشغلات لكن طبعا يكون الاسم ماهواش
+
+139
+00:11:30,070 --> 00:11:37,310
+keyword تمام ولابعدين ال space is تلاحظ بعديها كتب
+
+140
+00:11:37,310 --> 00:11:43,810
+كلمة part ال inputs و ال outputs في ال system بال
+
+141
+00:11:43,810 --> 00:11:52,610
+VHDL بيقولوا عليهم parts بيسموه ماشي parts ذلك
+
+142
+00:11:52,610 --> 00:11:56,770
+عشان نتعرف ال input و ال output بتكتب كلمة part
+
+143
+00:11:56,770 --> 00:12:01,510
+فبتفتح اللي هو course و بتكتب اللي هو قولنا a و b
+
+144
+00:12:01,510 --> 00:12:08,240
+هدول ال inputsو بعدين كولون نقطتين ايش نوعهم input
+
+145
+00:12:08,240 --> 00:12:11,940
+ولا output كال mode في in و في out و في in out و
+
+146
+00:12:11,940 --> 00:12:16,160
+في شغلات كتير هنفصل فيها later لكن our simple exam
+
+147
+00:12:16,160 --> 00:12:20,300
+بالاشنوع هم بالتحديد input تكتب in يعني هدول input
+
+148
+00:12:20,300 --> 00:12:23,740
+طيب input ماشي لكن كده تتعرف ايش نوعهم في انواع
+
+149
+00:12:23,740 --> 00:12:27,980
+عديدة حاليا كاتب هو عايش standard logic standard
+
+150
+00:12:27,980 --> 00:12:30,880
+عايش logic هيتكلم عليه كمان شوية standard عايش
+
+151
+00:12:30,880 --> 00:12:34,460
+logic اذا هذا ال modeهل هي input ولا output ولا
+
+152
+00:12:34,460 --> 00:12:38,580
+إيش تاني in our example they are input و بعدها ده
+
+153
+00:12:38,580 --> 00:12:41,380
+ال data type تبع ال A و ال B فارق بين ال mode و
+
+154
+00:12:41,380 --> 00:12:45,220
+بين ايش و بين ايش اللي هو ال data type سيمي كولون
+
+155
+00:12:45,220 --> 00:12:49,080
+كان ممكن تكتب ال A لحال و ال B لحال تقول ال A
+
+156
+00:12:49,080 --> 00:12:53,180
+كولون in sadalogic semicolon و ال B in sadalogic
+
+157
+00:12:53,180 --> 00:12:57,720
+semicolon بنفع لكن بالنسبة مش يعني مرات يعني ممكن
+
+158
+00:12:57,720 --> 00:13:01,080
+تدمج تنتين او كده ايش مع بعضه إذا الاشي مش محتاج
+
+159
+00:13:01,080 --> 00:13:06,350
+يعنيبعدين عندك فى command port اللى هو ال sum و ال
+
+160
+00:13:06,350 --> 00:13:11,410
+carry sum, carry, colon ايش ال mod تبعهم هدول فى
+
+161
+00:13:11,410 --> 00:13:16,330
+المثال تبعنا output فبتكتب كلمة out out يعني
+
+162
+00:13:16,330 --> 00:13:20,290
+output تمام لإنه فى ال design عبارة عن ايه output
+
+163
+00:13:20,290 --> 00:13:27,330
+و بعدين space و data type they are also standard
+
+164
+00:13:27,330 --> 00:13:32,960
+logic برضه برضه هدولإذا خلصت خلاص بتكتب الـ port
+
+165
+00:13:32,960 --> 00:13:38,880
+statement و بتنهيها ياشي باسم الـ colon end إذا ال
+
+166
+00:13:38,880 --> 00:13:41,240
+entity خلصت تكتب end خلّي بالك إذا ما هنشوف بعد
+
+167
+00:13:41,240 --> 00:13:43,960
+كده بنكتب في ال entity شغلات تانية برضه ممكن
+
+168
+00:13:43,960 --> 00:13:47,180
+تشوفها بعدين لك في ال moment خلّينا نقول اسم ال
+
+169
+00:13:47,180 --> 00:13:53,080
+entity فقط ال input و ال output تنهيها ب end تمام
+
+170
+00:13:53,080 --> 00:13:56,520
+و بعدين فراغ و بنفس اسم ال entity اللي انت سميته
+
+171
+00:13:57,710 --> 00:13:59,970
+معناته ان ال declaration محصور منها إلى هنا
+
+172
+00:14:39,370 --> 00:14:43,630
+ال data type بيحدد زي ما تعرفين في اي language ايش
+
+173
+00:14:43,630 --> 00:14:47,130
+القيم اللى ممكن ياخدها ال variable او في حالتنا ال
+
+174
+00:14:47,130 --> 00:14:51,850
+signal تمام يا ال input هدا هتمشي عليه signal طيب
+
+175
+00:14:51,850 --> 00:14:54,790
+ايش انواع القيم او القيم اللى ممكن تاخدها ال
+
+176
+00:14:54,790 --> 00:14:58,970
+signal هدا هو اللى بيحدده مين ال data type زي ما
+
+177
+00:14:58,970 --> 00:15:02,130
+اقولك انتجار مثلا في ال Java او موجودة في ال C
+
+178
+00:15:02,130 --> 00:15:06,830
+كمان او في ال VHDL انتجار معناتههيأخذ القيم من ال
+
+179
+00:15:06,830 --> 00:15:10,190
+integer اللي تعرفها السالب والموجب والزيرو مش هيك
+
+180
+00:15:10,190 --> 00:15:14,430
+الأرقام الصحيحة اللي هو ال numbers ومن data type
+
+181
+00:15:14,430 --> 00:15:17,650
+برضه انت عملك بتحرف او بتحدد ايش العمليات اللي
+
+182
+00:15:17,650 --> 00:15:21,310
+بتنعمل على ال integer صح ولا الجمع والطرق والجسمة
+
+183
+00:15:21,310 --> 00:15:26,030
+والضرب العمليات المعروفة معناته ال data type بيحدد
+
+184
+00:15:26,030 --> 00:15:30,070
+اللي هو القيم اللي ممكن تاخدها signal والعمليات ال
+
+185
+00:15:30,070 --> 00:15:33,170
+operations اللي ممكن تتعمل علي مين على اس اللي هو
+
+186
+00:15:33,170 --> 00:15:37,570
+ال values اللي هو هدولIn our example جولنا داتا
+
+187
+00:15:37,570 --> 00:15:40,530
+تبع ال input وال output ايش كان عندنا standard
+
+188
+00:15:40,530 --> 00:15:47,210
+logic هتستغرب انه standard logic بيسمح انه ال
+
+189
+00:15:47,210 --> 00:15:52,570
+signal تاخد واحد من تسعة قيم هنشوف تفصيلة بعد كده
+
+190
+00:15:52,570 --> 00:15:59,330
+و ليش التسعة هدول هذا بيديلك تثيل بيخليك ايش اسهل
+
+191
+00:15:59,330 --> 00:16:06,650
+في تمثيل ال signalsواختشاف الأخطاء وشغلات هنشوفها
+
+192
+00:16:06,650 --> 00:16:10,930
+ان شاء الله لكن على الأقل في المرحلة هذه بنقول على
+
+193
+00:16:10,930 --> 00:16:14,150
+أنه القيم اللي هو zero و الواحد جزء من التسعة
+
+194
+00:16:14,150 --> 00:16:17,090
+signatures هدول اذا نستخدم ال logic اللي بياخد كام
+
+195
+00:16:17,090 --> 00:16:21,150
+قيمة ممكن ال signature تاخد كام قيمة واحد من تسعة
+
+196
+00:16:21,150 --> 00:16:26,910
+قيم منهم اللي هي ال zero و الواحد في data type
+
+197
+00:16:26,910 --> 00:16:32,010
+بتاعه التاني اسمه bit في ال VHDLالبيت هذا بياخد
+
+198
+00:16:32,010 --> 00:16:36,750
+كام قيمة بس 01 usually .. usually we use standard
+
+199
+00:16:36,750 --> 00:16:40,270
+logic we don't use البيت data type standard logic
+
+200
+00:16:40,270 --> 00:16:42,410
+أحسن لك في simulation و debugging وشغلات كتير
+
+201
+00:16:42,410 --> 00:16:47,930
+standard logic data type أحسن من مين أحسن من ال ..
+
+202
+00:16:47,930 --> 00:16:50,530
+من البيت okay
+
+203
+00:16:56,160 --> 00:16:59,800
+بعد الـ entity declaration تروح كاتب الـ
+
+204
+00:16:59,800 --> 00:17:05,580
+architecture بدء هذا يبدأ بالكيوت architecture و
+
+205
+00:17:05,580 --> 00:17:09,040
+بعدين اسم ال architecture في ال example تبع نطلع
+
+206
+00:17:09,040 --> 00:17:21,680
+ال example هذه
+
+207
+00:17:21,680 --> 00:17:26,770
+فعلا بدأ بالكيوت architecturespace و بعدين ادها
+
+208
+00:17:26,770 --> 00:17:32,010
+اسم طب هذه architecture to which entity لهذه فبنت
+
+209
+00:17:32,010 --> 00:17:37,270
+of half other تمام يعني بقول انا عاملا بدي اوصف هل
+
+210
+00:17:37,270 --> 00:17:40,370
+جيت ال design فعلا ايش بيسوي تمام له which entity
+
+211
+00:17:40,370 --> 00:17:44,470
+هذه فقط بتحدد ال interface ايش ال input و ايش ال
+
+212
+00:17:44,470 --> 00:17:49,930
+output لكن ايش ال logic مش محدد لسه وين بيحددوه في
+
+213
+00:17:49,930 --> 00:17:53,850
+ال architecture في architecture space و بتديها اسم
+
+214
+00:17:54,580 --> 00:17:58,580
+من عندك data flow مثلا وكلمة of keyword هذه و
+
+215
+00:17:58,580 --> 00:18:01,440
+بعدين space و بعدين of architecture of which
+
+216
+00:18:01,440 --> 00:18:07,920
+entity هذه ايش اسمها هاف عادى is تروح كاتب بعد كده
+
+217
+00:18:07,920 --> 00:18:11,680
+كلمة begin هذا بداية ال body تبع ال architecture و
+
+218
+00:18:11,680 --> 00:18:14,580
+تنهي ب end في الآخر بينهم بتحط ال statements اللي
+
+219
+00:18:14,580 --> 00:18:20,040
+بتوصف ال design اللي بتوصف ال .. اللي هو ال design
+
+220
+00:18:20,040 --> 00:18:29,310
+طلعش كاتب هنا مثلاكاتب sum بيساوي
+
+221
+00:18:29,310 --> 00:18:35,310
+not a يعني a bar a complement and b or بين جسيم a
+
+222
+00:18:35,310 --> 00:18:38,050
+and not b فعلا هي هذه ال equation بتاعة ال sum في
+
+223
+00:18:38,050 --> 00:18:42,810
+ال half other اللي احنا جيبناها بال truth table او
+
+224
+00:18:42,810 --> 00:18:48,090
+بأي طريقة أخرى اللي بدكيها ونهينا ال statement ب
+
+225
+00:18:48,090 --> 00:18:54,920
+semi colon عطب من هنا لهنا single statementبيسموها
+
+226
+00:18:54,920 --> 00:19:00,300
+concurrent assignment statement هنقول لك أنا إيش
+
+227
+00:19:00,300 --> 00:19:04,100
+concurrent كمان شوية وفي كمان statement يعني خاصة
+
+228
+00:19:04,100 --> 00:19:08,400
+بمين ال carry المعادلة تبعت ال carry كانت عبارة عن
+
+229
+00:19:08,400 --> 00:19:12,520
+إيش a and b a and إيش and b إذا carry out سماها
+
+230
+00:19:12,520 --> 00:19:15,160
+carry out تلاحظ هنا كلمة sum معرفة هنا هي
+
+231
+00:19:15,160 --> 00:19:18,900
+assignment صح ولا؟ و بعدين اللي هي ال a and b are
+
+232
+00:19:18,900 --> 00:19:22,680
+defined هي هي a and b ك inputلازم يكونوا معرفين في
+
+233
+00:19:22,680 --> 00:19:27,980
+مكان ما و لا بديلك إرهار في الكمبايلر و بعد ال
+
+234
+00:19:27,980 --> 00:19:33,340
+carry out بتاعتها معرفة ك output port يساوي ال a
+
+235
+00:19:33,340 --> 00:19:35,160
+and ال b
+
+236
+00:19:55,240 --> 00:19:59,400
+إذا ال entity architecture بتوصف ال behavior أو ال
+
+237
+00:19:59,400 --> 00:20:05,040
+structure تبعتي ال design unit ال architecture
+
+238
+00:20:05,040 --> 00:20:08,840
+المكتوبة اللي وردتك إياها مكتوبة بstyle بيسموه
+
+239
+00:20:08,840 --> 00:20:13,540
+data flow لأنه بالstyle هذا أنت توصف ال behavior
+
+240
+00:20:13,540 --> 00:20:16,920
+تبعي اللي هو ال system in terms of how data flows
+
+241
+00:20:16,920 --> 00:20:20,610
+through the systemفتلاحظ فعلا كتب ال sum بيساوي
+
+242
+00:20:20,610 --> 00:20:23,150
+function بال input و ال carry function بال input و
+
+243
+00:20:23,150 --> 00:20:26,710
+إذا في اخبار أخرى بتكتبها و رابعة تمام فبيسمو ال
+
+244
+00:20:26,710 --> 00:20:34,750
+data flow ال style بدأ
+
+245
+00:20:34,750 --> 00:20:37,350
+بال sum بيساوي ال statement هذه و قولنا ايه اسمها
+
+246
+00:20:37,350 --> 00:20:41,230
+concurrent signal assignment statement و بعدين ال
+
+247
+00:20:41,230 --> 00:20:43,650
+carry another concurrent signal assignment
+
+248
+00:20:43,650 --> 00:20:51,080
+statement فالي بالك ال and و الو ال not و ال and و
+
+249
+00:20:51,080 --> 00:20:58,740
+ال or و ال and هدى كمان are not actual
+
+250
+00:20:58,740 --> 00:21:05,580
+gates logic operators هدوة بمعنى هي مكتوبة كتبناها
+
+251
+00:21:05,580 --> 00:21:10,520
+في ال design كده بال visual مش بضرورة ال not هدى
+
+252
+00:21:10,520 --> 00:21:13,220
+لما يجى يحولها ل hardware يتحول ل inverter
+
+253
+00:21:13,220 --> 00:21:15,860
+بالتحديد من اللى تعرفينه يمكن يستخدم بدل ال
+
+254
+00:21:15,860 --> 00:21:21,260
+inverter ان and gateتمام هنا and حسب ال PLD اللي
+
+255
+00:21:21,260 --> 00:21:25,120
+هتستخدمها يمكن ال PLD اللي هتستخدمها مافيش فيها
+
+256
+00:21:25,120 --> 00:21:29,340
+and get كده بشكل صريح يعني فيها nouns أو نظر او
+
+257
+00:21:29,340 --> 00:21:32,620
+كده في الحالة هذي ال six hours اتها supplement ال
+
+258
+00:21:32,620 --> 00:21:36,600
+and باستخدام ال nouns اللي موجودين تمام ولا؟ ذلك
+
+259
+00:21:36,600 --> 00:21:42,360
+بنقول على ان ال .. ال .. ال operators هدول are
+
+260
+00:21:42,360 --> 00:21:45,620
+logical operators و ليست ايه اسمش ضرورة تقابل
+
+261
+00:21:45,620 --> 00:21:50,480
+باسمهاالجيس الانت العادى اللى تعرفينها تمام ولا هو
+
+262
+00:21:50,480 --> 00:21:52,740
+بعد كده ال synthesizer بتشوف ايش ال corresponding
+
+263
+00:21:52,740 --> 00:21:55,180
+ايش الجيس اللى موجود فى ال BLD ويحاول يعمل mapping
+
+264
+00:21:55,180 --> 00:21:59,400
+اذا فى نوت جاهز ماسة بيستخدمه لكن اذا فى نوت
+
+265
+00:21:59,400 --> 00:22:03,380
+بيحاول يعمل ال equivalent له من اللى موجود تمام
+
+266
+00:22:03,380 --> 00:22:04,860
+okay
+
+267
+00:22:13,210 --> 00:22:17,950
+يبقى حتى الآن شفنا اللي هو الحاجة سمناها signal
+
+268
+00:22:17,950 --> 00:22:22,590
+assignment اللي هي statement وقلنا عليها
+
+269
+00:22:22,590 --> 00:22:27,270
+concurrent ايش
+
+270
+00:22:27,270 --> 00:22:31,910
+بتساوي في ال statement ها؟ دي ايش بيصير فيها؟ لو
+
+271
+00:22:31,910 --> 00:22:35,030
+حصل event على اي من ال signals اللي في ال right
+
+272
+00:22:35,030 --> 00:22:40,190
+hand side على طول السيبنيوتر بيروح حاسب مين قيم ال
+
+273
+00:22:40,190 --> 00:22:44,660
+signal اللي في left hand sideيعني المعنى هنا يعني
+
+274
+00:22:44,660 --> 00:22:47,580
+في ال statement هذه الأولانية بنقول ال sum is
+
+275
+00:22:47,580 --> 00:22:51,460
+sensitive لل signals اللي ظهر على ناحية H اللي هو
+
+276
+00:22:51,460 --> 00:22:55,760
+اليمين اللي هو مين هنا في المثال تبعنا ال A and B
+
+277
+00:22:55,760 --> 00:23:02,620
+لو حصل event على ال A أو ال B يعني إيش event؟ أي
+
+278
+00:23:02,620 --> 00:23:07,500
+تغيير أي تغيير على الطول ال simulator بيحسق يتمين
+
+279
+00:23:07,500 --> 00:23:11,200
+اللي هو ال sum و نفس ال issue ال carry out هنا
+
+280
+00:23:11,200 --> 00:23:16,010
+sensitive لمين؟لل a و ال b لو حصل اي change اي
+
+281
+00:23:16,010 --> 00:23:18,810
+event على ال a و ال b ال simulator على طول بروح
+
+282
+00:23:18,810 --> 00:23:23,730
+حاسب قيمة مين ال carry out طب تلاحظ كل من ال sum و
+
+283
+00:23:23,730 --> 00:23:28,710
+ال carry out sensitive لل a و ال b لما بدأت اذا لو
+
+284
+00:23:28,710 --> 00:23:32,270
+حصل تقرير على ال a و ال b على طول هيحسب مين ال sum
+
+285
+00:23:32,270 --> 00:23:41,130
+و ال carry يحسبهم عشان على طول طيب ال .. يمكن هنا
+
+286
+00:23:52,580 --> 00:23:56,700
+أفترض أنا في ال design كان في statement تالتة مثلا
+
+287
+00:23:56,700 --> 00:24:02,680
+ال X بيساوي Y
+
+288
+00:24:02,680 --> 00:24:11,880
+plus واحد مثلا تمام و حصل تغيير فقط على ال A في
+
+289
+00:24:11,880 --> 00:24:17,140
+الحالة هذه ال simulator بيحصل قيمة مين ال sum will
+
+290
+00:24:17,140 --> 00:24:20,480
+carry out لأنه مش sensitive لمين لل Aلكن ال
+
+291
+00:24:20,480 --> 00:24:24,140
+statement التالتة اللي انا اضافتها هل بيحسبها؟ لأ،
+
+292
+00:24:24,140 --> 00:24:26,780
+معناته انت في ال concurrent signal assigned to a
+
+293
+00:24:26,780 --> 00:24:30,940
+statement ما تفهمهاش انها sequential بس هي الطريقة
+
+294
+00:24:30,940 --> 00:24:33,200
+ان الوحيه تنكتب يعني بكتب text انك تكتب واحدة و
+
+295
+00:24:33,200 --> 00:24:37,300
+تنكتب واحدة ورا التانية، لكن في حسابهم يشتغل
+
+296
+00:24:37,300 --> 00:24:40,220
+سميوتر parallel، المتعملية لما هاد يتحول لها
+
+297
+00:24:40,220 --> 00:24:43,510
+square في الآخرلما تجيب gates و ال system دخله ال
+
+298
+00:24:43,510 --> 00:24:46,830
+a و ال b و طالع منه ال sum و الكاريه، لو حصت أغير
+
+299
+00:24:46,830 --> 00:24:48,770
+على واحدة، automatic الاتنين ال parallel بتغيروا،
+
+300
+00:24:48,770 --> 00:24:52,350
+مش هيك و لا، مافيش حد بيشتنى التاني، مش هيك و لا،
+
+301
+00:24:52,350 --> 00:24:55,210
+لكن في ال coding، لو بنكتب .. احنا بغاسم المضطرين،
+
+302
+00:24:55,210 --> 00:24:59,820
+لو text file، بنكتب سطر و لا سطرما هو لأ فما تفهمش
+
+303
+00:24:59,820 --> 00:25:01,900
+انه .. انه .. انه .. انه هذا التنفيذ يعني انه
+
+304
+00:25:01,900 --> 00:25:04,260
+بيحسب ال some و بعدين بيستنى و بعدين بيحسب ال
+
+305
+00:25:04,260 --> 00:25:06,460
+current لأ تفهمهم على انه بيحسبوا ايش concurrent
+
+306
+00:25:06,460 --> 00:25:09,820
+يعني عاملا كلام لو كان مثلا عنده y و على الجهة
+
+307
+00:25:09,820 --> 00:25:12,380
+التانية في مثلا carry out معمول لها ماعيش تاني
+
+308
+00:25:12,380 --> 00:25:19,000
+مثلا و اتغير ال carry out مش هتغير مثلا ال y لأ
+
+309
+00:25:19,000 --> 00:25:24,060
+هيدير هيدير تمام؟ و هنا برضه هذا ب .. ب .. ب ..
+
+310
+00:25:24,060 --> 00:25:27,420
+هيدير تمام؟بس ال .. ال .. التغيير هيصير على كذا
+
+311
+00:25:27,420 --> 00:25:32,220
+stage هيصير على كذا stage إذا ال carry بتغير
+
+312
+00:25:32,220 --> 00:25:34,440
+وبعدها ال carry input ل function اللي هي تانية
+
+313
+00:25:34,440 --> 00:25:37,800
+واخد بالك ل .. ل .. ل signal تانية ساعة تانية برضه
+
+314
+00:25:37,800 --> 00:25:40,180
+هي بتغير بس طبعا في ال calculation حتى بال
+
+315
+00:25:40,180 --> 00:25:43,480
+hardware مش بده و بوجهش delay time بيحسف الأول
+
+316
+00:25:43,480 --> 00:25:45,720
+level أولاني بيخلص منه لما يخلص بعد كده بيخش input
+
+317
+00:25:45,720 --> 00:25:48,340
+على ال stage ال .. ع ال level التاني و بطلع ال
+
+318
+00:25:48,340 --> 00:25:52,380
+output التاني مش هيك ولاك لكن برضه عشان أدعمك أكتر
+
+319
+00:25:52,380 --> 00:25:57,590
+بمعنىلو قلت ال state مثلا هدول بدلتهم و حطيت هدى
+
+320
+00:25:57,590 --> 00:26:01,570
+قبل هدى بديلك the same design او ال state اللى انت
+
+321
+00:26:01,570 --> 00:26:05,790
+ذكرتها لو حطيتها في الأول بديلك نفس ال design
+
+322
+00:26:05,790 --> 00:26:09,470
+الترتيب ليه يعني شيء تمام ال concurrency الترتيب
+
+323
+00:26:09,470 --> 00:26:14,270
+ليه يعني شيء اللى هو الشيء تمام ال concurrent يعني
+
+324
+00:26:14,270 --> 00:26:18,130
+اذا حصل تغيير في اي signal ناحية اليمين بشوف مين
+
+325
+00:26:18,130 --> 00:26:20,750
+بتأثر فيها بروح بحسب
+
+326
+00:26:23,420 --> 00:26:27,020
+تمام؟ و لو هنا مثلا غير هنا ال ايه اتغير اول بيقول
+
+327
+00:26:27,020 --> 00:26:29,540
+اتغير ال carry بيحسب ال carry ايه؟ لو ال carry
+
+328
+00:26:29,540 --> 00:26:32,420
+نفسه اللي هو هذا بيأثع signal تانية هنا ال state
+
+329
+00:26:32,420 --> 00:26:36,500
+من التانية بيروح حاسبها اينا تمام؟ و هذا اللي بتتم
+
+330
+00:26:36,500 --> 00:26:41,240
+في ال hardware نفس ال design ايه؟ مش هيتغير ال
+
+331
+00:26:41,240 --> 00:26:46,340
+design تمام ولا؟ و التالي ايش؟ هذا المفهوم ال
+
+332
+00:26:46,340 --> 00:26:49,560
+concurrency حاجة critical و مهمة على فكرة لو
+
+333
+00:26:49,560 --> 00:27:03,330
+تفهمها هيك تمام ولا؟ماشي الحال؟ اتلاحظ
+
+334
+00:27:03,330 --> 00:27:07,970
+ايش
+
+335
+00:27:07,970 --> 00:27:11,950
+شكل علامة هادى و يساق ورا بعض
+
+336
+00:27:14,170 --> 00:27:16,870
+هتلاقي في بعض ال operators اللي بيشتغل تلاقي مقام
+
+337
+00:27:16,870 --> 00:27:19,190
+من two characters طبعا من غير space بينهم من غير
+
+338
+00:27:19,190 --> 00:27:22,610
+ايش space بينهم هتقولش مش معناه لأنه في عنده
+
+339
+00:27:22,610 --> 00:27:25,590
+summit operator لحاله من غير هذا اللي بيستخدمه ولا
+
+340
+00:27:25,590 --> 00:27:28,770
+حاجة تانية هتشوفه بعد كده ان شاء الله، تمام؟ لكن
+
+341
+00:27:28,770 --> 00:27:31,170
+للكوكارد ال signal assigned to set it بيستخدم
+
+342
+00:27:31,170 --> 00:27:35,390
+علامة اللي هو less than و وراها ايش اللي هي ال ال
+
+343
+00:27:35,390 --> 00:27:43,110
+equal ال signماشي الحال اوكي ماشي ممكن تقرا as red
+
+344
+00:27:43,110 --> 00:27:45,690
+as it gets او اللي بدكي يعني مرات بيقول يساوي
+
+345
+00:27:45,690 --> 00:27:53,010
+لسرعة و كده ماتفرجش اللي هو كتير النوع هذا من ال
+
+346
+00:27:53,010 --> 00:27:56,990
+operator اللي مكون من اكتر او من two adjacent
+
+347
+00:27:56,990 --> 00:28:03,830
+characters بيقول عنه compound delimiter لأنه
+
+348
+00:28:03,830 --> 00:28:06,870
+مكون من اكتر من character
+
+349
+00:28:12,220 --> 00:28:15,700
+بنقول مرة أخرى انه بالقرار signal assigned to
+
+350
+00:28:15,700 --> 00:28:20,140
+statement متى بتتنفذ اذا حصل event على اي من ال
+
+351
+00:28:20,140 --> 00:28:22,380
+signals اللي هي sensitive لها اللي ظهر ناحية مين
+
+352
+00:28:22,380 --> 00:28:28,820
+اللي هو اليامين و بعدين ترتيب التنفيذ فقط اللي
+
+353
+00:28:28,820 --> 00:28:34,340
+بيحدده مين اللي هي ال order of events اللي هي لها
+
+354
+00:28:34,340 --> 00:28:38,740
+sensitive ترتيب ايه في التنفيذ يعني لو انا كاتب
+
+355
+00:28:38,740 --> 00:28:41,940
+ماشية الخمسة statementsتمام؟ وفي واحدة منهم في
+
+356
+00:28:41,940 --> 00:28:45,780
+النصف sensitive ل signal X والباقية مش مو مو مو مو
+
+357
+00:28:45,780 --> 00:28:46,260
+مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو
+
+358
+00:28:46,260 --> 00:28:46,960
+مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو
+
+359
+00:28:46,960 --> 00:28:49,380
+مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو
+
+360
+00:28:49,380 --> 00:28:49,380
+مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو
+
+361
+00:28:49,380 --> 00:28:51,040
+مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو مو
+
+362
+00:28:51,040 --> 00:28:58,500
+مو مو مو مو مو مو مو مو مو مو
+
+363
+00:28:58,500 --> 00:28:58,500
+م
+
+364
+00:29:07,810 --> 00:29:11,750
+تنظر ال concordate اللي هي statement عليها تتنفذ
+
+365
+00:29:11,750 --> 00:29:16,230
+بشكل simultaneous تمام ولا .. اذا حصل تغيير على
+
+366
+00:29:16,230 --> 00:29:20,810
+سجن مشتركة بين هذه الاتنين تنظرهم تتنفذ
+
+367
+00:29:20,810 --> 00:29:23,690
+simultaneously تمام؟ لأنه في ال hardware في الأخر
+
+368
+00:29:23,690 --> 00:29:26,310
+هيشيلوها كذا مش هيك في ال hardware
+
+369
+00:29:34,340 --> 00:29:38,780
+و هذا احد الفروق الاساسية و الجوهرية between ال
+
+370
+00:29:38,780 --> 00:29:42,680
+VHDL او اي HDL و ال sequential language العادى او
+
+371
+00:29:42,680 --> 00:29:46,220
+ال sequential statements باللغات العادية لاحظت انت
+
+372
+00:29:46,220 --> 00:29:49,360
+لو تكتب برنامج بالجفا او اي لغة اخرى العادية هذه
+
+373
+00:29:49,360 --> 00:29:52,800
+فعلا التنفيذ بيكون مش كوكارت سيكوينشان مش
+
+374
+00:29:52,800 --> 00:29:57,080
+هيكوينشان و الترتيب هو الاعتبارلو قلت I بيسوي خمسة
+
+375
+00:29:57,080 --> 00:30:03,020
+و بعدين بي بيسوي I plus كده و كده لو لخبطهم قعدت
+
+376
+00:30:03,020 --> 00:30:08,060
+الترتيب بتغير ال code مش هيك ولاك تمام بيسموه هنا
+
+377
+00:30:08,060 --> 00:30:11,840
+sequential statements و for you information في بال
+
+378
+00:30:11,840 --> 00:30:13,580
+visual aid كمان sequential statements اللي هنشوفها
+
+379
+00:30:13,580 --> 00:30:19,040
+برضه فيها concreto فيها عياشة و فيها sequential
+
+380
+00:30:19,040 --> 00:30:20,140
+statements
+
+381
+00:30:25,220 --> 00:30:28,020
+sequential statements لكن الـ sequential
+
+382
+00:30:28,020 --> 00:30:31,620
+statements في ال VHDL بتظهر وين؟ بتظهر في
+
+383
+00:30:31,620 --> 00:30:34,260
+statement بتسمى process هتشوفه بعد كده ان شاء الله
+
+384
+00:30:34,260 --> 00:30:38,320
+او جوا sub program sub program يعني function أوياش
+
+385
+00:30:38,320 --> 00:30:44,360
+او procedure معناته في في ال VHDL sequential
+
+386
+00:30:44,360 --> 00:30:51,220
+statements وين بتظهر؟ جوا process او sub program
+
+387
+00:30:51,980 --> 00:30:55,060
+الـ subprogram اما انه function او ايش او
+
+388
+00:30:55,060 --> 00:31:00,860
+procedure هنشوفه في حينه ان شاء الله تمام؟ و لتالي
+
+389
+00:31:00,860 --> 00:31:04,220
+انت من مكان ضهوق ال statements في ال code هتعرف هل
+
+390
+00:31:04,220 --> 00:31:07,920
+هي concurrent ولا ايش ولا sequential اذا لقيت
+
+391
+00:31:07,920 --> 00:31:13,020
+statement اللي هي جوا process يبقى اكيد ايش؟
+
+392
+00:31:13,020 --> 00:31:16,880
+sequential جوا subprogram اكيد ايش؟ sequential ما
+
+393
+00:31:16,880 --> 00:31:20,760
+هي جوا هذه او هذه يبقى concurrent يبقى concurrent
+
+394
+00:31:21,480 --> 00:31:26,040
+لكن الـ process على بعضها بالجملة concurrent فاللي
+
+395
+00:31:26,040 --> 00:31:31,680
+بقى لك تمام؟ هيك تاضح أكتر لما تشوف بعد كده ال
+
+396
+00:31:31,680 --> 00:31:35,020
+process ال statement كبيرة كده جواها بتحط
+
+397
+00:31:35,020 --> 00:31:38,860
+statement أخرى اللي جواها بيكون إيه؟ sequential
+
+398
+00:31:38,860 --> 00:31:44,040
+لإن كلها على بعض concurrent لإن ممكن تحط في ال
+
+399
+00:31:44,040 --> 00:31:48,620
+code كده process واحد بقى لك مش جوا بعض process و
+
+400
+00:31:48,620 --> 00:31:53,110
+بعدين وراها process and so onالـ processes بالجملة
+
+401
+00:31:53,110 --> 00:31:57,770
+concurrent لكن كل واحدة تفاصيلها من جهة SSH الـ
+
+402
+00:31:57,770 --> 00:32:04,290
+sequential الـ
+
+403
+00:32:04,290 --> 00:32:10,310
+processes هنشوفها بعدين ان شاء الله هلقيت
+
+404
+00:32:10,310 --> 00:32:13,730
+بعد ما كتبت ال design description بال BHTL وخزنته
+
+405
+00:32:13,730 --> 00:32:18,010
+بدك تعمله compilation زي ما بتعمل في أي language
+
+406
+00:32:19,290 --> 00:32:24,370
+بال VHDL مرات بيسمو ال compilers analyzers يمكن
+
+407
+00:32:24,370 --> 00:32:30,830
+كلمة analyzer أدق من compiler تمام؟ ليش؟ لأنه انت
+
+408
+00:32:30,830 --> 00:32:40,190
+بال compilation العادل اللي بتعرفه إيش بيصير و هذا
+
+409
+00:32:40,190 --> 00:32:41,750
+بيطلع برضه، لأ مش هذا الفرق
+
+410
+00:32:46,340 --> 00:32:49,420
+أيوة بيحاولوا code كان ل machine ل machine code مش
+
+411
+00:32:49,420 --> 00:32:52,140
+هيك ولا ل .. بيطلعلك x file ي run ال file بيشتغل
+
+412
+00:32:52,140 --> 00:32:55,180
+ال file مش هيك ولا لا هذا مش ال compiler في ال
+
+413
+00:32:55,180 --> 00:32:58,720
+visual مش هيك ال compiler مش انت بيكون لك source
+
+414
+00:32:58,720 --> 00:33:01,980
+source file فعلا بتعمل ال compilation بيطلعش اللي
+
+415
+00:33:01,980 --> 00:33:04,680
+هي file you run it عشان يعملك اللي بدك يهيأ له
+
+416
+00:33:04,680 --> 00:33:08,820
+بيديلك بيخزن بيعمل ال .. ال .. ال .. ال .. بيعمل
+
+417
+00:33:08,820 --> 00:33:13,600
+analysis syntax و semantic analysis ل ال code تبعك
+
+418
+00:33:13,600 --> 00:33:18,710
+بحيث يطلع الأخطاء و هنشوف إيش الأخطاء ديلو هو free
+
+419
+00:33:18,710 --> 00:33:23,250
+of errors بيخزّي لك ال file بsome intermediate
+
+420
+00:33:23,250 --> 00:33:26,790
+form بحيث ال simulator بيجرحها ك input عشان نقدر
+
+421
+00:33:26,790 --> 00:33:31,930
+يعمل منها simulation تمام ولا؟ يعني بيديلاكش file
+
+422
+00:33:31,930 --> 00:33:34,490
+بحيث انت من غير simulator لحاله كده يورانيات
+
+423
+00:33:34,490 --> 00:33:38,990
+بيشتغل تلاحظ بال compilers عادية اشبنز بيجي لل C
+
+424
+00:33:38,990 --> 00:33:41,530
+أو ال Java compile بيطلع code على جامب كده بنقدر
+
+425
+00:33:41,530 --> 00:33:43,750
+نشغله من غير ال environment طبعا لها ده مظبط ولا
+
+426
+00:33:43,750 --> 00:33:48,730
+لأ تماماوزرعتها مش بتديلك ال function a dot out او
+
+427
+00:33:48,730 --> 00:33:52,590
+whatever او كده بتديلك اللي هي some exe file ال
+
+428
+00:33:52,590 --> 00:33:55,550
+code ال exe اكتشافه بالاخير في الآخر و بعدين you
+
+429
+00:33:55,550 --> 00:33:57,550
+just type اسم ال .. لو روحت ال .. لو روحت ال
+
+430
+00:33:57,550 --> 00:34:00,830
+command line you type اللي هي اسم ال code اللي طلع
+
+431
+00:34:01,520 --> 00:34:04,880
+اللي XE file و بيشتغل من غير ما تكون في ال
+
+432
+00:34:04,880 --> 00:34:07,620
+environment مشاكه ولا .. لا بده simulator ولا اشي
+
+433
+00:34:07,620 --> 00:34:11,060
+لكن بال VHDL بيعمل compilation بمعنى بيعمل
+
+434
+00:34:11,060 --> 00:34:14,300
+analysis للي اشي لل program إذا فيه syntax errors
+
+435
+00:34:14,300 --> 00:34:16,300
+بيقاللك إياها إذا فيه static semantic errors
+
+436
+00:34:16,300 --> 00:34:19,500
+بيطالعلك إياها لغاية ما يصير فيه free of errors
+
+437
+00:34:19,500 --> 00:34:23,740
+واتصح واتظبطه بيخزنه في some intermediate form هذا
+
+438
+00:34:23,740 --> 00:34:28,320
+بيجرح simulator عشان يعرف يعملك simulation you
+
+439
+00:34:28,320 --> 00:34:30,950
+cannot run intermediate format without meanالـ
+
+440
+00:34:30,950 --> 00:34:34,390
+simulator لذلك المعنى الأضعف اللي هو ash اللي هو
+
+441
+00:34:34,390 --> 00:34:37,650
+ash analyzer و ليس ash compiler بالمعنى المعهود
+
+442
+00:34:37,650 --> 00:34:40,170
+لكن في الكتاب هذا و الكتب الأخرى بيقول compilation
+
+443
+00:34:40,170 --> 00:34:44,210
+على اعتبار انك انت فاهم ال differences الاختلافات
+
+444
+00:34:44,210 --> 00:34:47,010
+و لو قولها compilation مش حال جدي يعني مش الحال
+
+445
+00:34:47,010 --> 00:34:54,230
+بيكون هذا at least ash in mind تمام okay
+
+446
+00:35:02,780 --> 00:35:07,020
+طبعا لما تكتب code بيخلاش الأمر بيكون فيه errors
+
+447
+00:35:07,020 --> 00:35:12,500
+يعني عادي طبيعي مش هيك؟ بيكون فيه some syntax
+
+448
+00:35:12,500 --> 00:35:16,240
+errors يعني هذه violations لل grammar تبعتي ال
+
+449
+00:35:16,240 --> 00:35:22,380
+language يعني مثلا ال entity لازم تنتهي ب end يمكن
+
+450
+00:35:22,380 --> 00:35:26,500
+تنسى تكتب ال end فلما تنسي تعمل compilation بيقولك
+
+451
+00:35:26,500 --> 00:35:30,200
+انه تنسي end او كده بديلك error message بحيث بتصحح
+
+452
+00:35:30,200 --> 00:35:35,980
+و بتعيد عمليةاللي هي ال .. ال compilation في نوع
+
+453
+00:35:35,980 --> 00:35:38,800
+تاني بيسموه من ال errors بيسموه semantic errors
+
+454
+00:35:38,800 --> 00:35:42,180
+لأنه
+
+455
+00:35:42,180 --> 00:35:45,300
+أي language ل ال constructs تبعتها و مكوناتها بتدي
+
+456
+00:35:45,300 --> 00:35:49,500
+معاني محددة مش هيك ولا .. لو أنت أسأت استخدام
+
+457
+00:35:49,500 --> 00:35:54,480
+المعنى بتديلك error بتديلك إيش .. بيسموه semantic
+
+458
+00:35:54,480 --> 00:35:58,720
+إيش errors ال semantic في نوعين في اللي هو static
+
+459
+00:35:58,720 --> 00:36:03,230
+و في إيش و في dynamicالـ Static Semantic Errors
+
+460
+00:36:03,230 --> 00:36:08,370
+هذي سهلة تتكتبها من خلال الكمبايلر لو تجهيزك إلى
+
+461
+00:36:08,370 --> 00:36:08,990
+الكمبايلر و تجهيزك إلى الكمبايلر و تجهيزك إلى
+
+462
+00:36:08,990 --> 00:36:10,750
+الكمبايلر و تجهيزك إلى الكمبايلر و تجهيزك إلى
+
+463
+00:36:10,750 --> 00:36:11,570
+الكمبايلر و تجهيزك إلى الكمبايلر و تجهيزك إلى
+
+464
+00:36:11,570 --> 00:36:12,490
+الكمبايلر و تجهيزك إلى الكمبايلر و تجهيزك إلى
+
+465
+00:36:12,490 --> 00:36:15,990
+الكمبايلر و تجهيزك إلى الكمبايلر
+
+466
+00:36:15,990 --> 00:36:20,230
+و تجهيزك إلى الكمبايلر و تجهيزك إلى الكمبايلر و
+
+467
+00:36:20,230 --> 00:36:25,670
+تجهيزك إلى الكمبايلر و تجهيزك إلى الكمبا
+
+468
+00:36:26,630 --> 00:36:30,310
+والـ compiler يعني هي ك syntax سليمة ك semantic مش
+
+469
+00:36:30,310 --> 00:36:33,610
+سليمة عمالك بدك تحط اشي data تابعه standard logic
+
+470
+00:36:33,610 --> 00:36:39,390
+وناحية الشمال is bit مش هينفع ال compiler بيديلك
+
+471
+00:36:39,390 --> 00:36:43,850
+error تمام بتروح انت مصحه توحد النوعين مثلا لحالها
+
+472
+00:36:43,850 --> 00:36:46,510
+تخلي الاتنين بت او الاتنين standard logic ت work
+
+473
+00:36:46,510 --> 00:36:50,190
+ساعتها تمام هذه بيسموها semantic static semantic
+
+474
+00:36:50,190 --> 00:36:54,850
+error لأنه static لأنه بيتم تحديده قبل عملية ال
+
+475
+00:36:54,850 --> 00:37:01,990
+run ال simulationأثناء ال compilation
+
+476
+00:37:01,990 --> 00:37:09,330
+لكن ال dynamic هذه تكتشف فقط بعد ال compilation
+
+477
+00:37:09,330 --> 00:37:13,450
+أثناء ال simulation يعني
+
+478
+00:37:13,450 --> 00:37:17,590
+مثلا ممكن تكون عامل assignment statement و مبينة
+
+479
+00:37:17,590 --> 00:37:25,150
+سليمة الطرفين the same type لكن
+
+480
+00:37:25,150 --> 00:37:30,310
+عاملكأثناء assimilation حسب حسبة لاجئ انك تحط قيمة
+
+481
+00:37:30,310 --> 00:37:34,750
+ناحية الشمال outside ال range المسموح في ال data
+
+482
+00:37:34,750 --> 00:37:40,510
+type هذا كمان مش قولنا ال data type بتحدد عدد ايش
+
+483
+00:37:40,510 --> 00:37:42,490
+هي القيم اللي ممكن ياخدها و ايش العمليات اللي
+
+484
+00:37:42,490 --> 00:37:47,630
+بتنعمل عليه مش هيك فلما هو أثناء ال running عمل
+
+485
+00:37:47,630 --> 00:37:53,070
+statement assignment كذا بيسوي و كذا طلعت قيمةأجر
+
+486
+00:37:53,070 --> 00:37:56,170
+ال simulator بتطلع عليها لجهة القيمة هذه مش في ال
+
+487
+00:37:56,170 --> 00:37:59,670
+range of values اللي ممكن تحط في السجن اللي ناحية
+
+488
+00:37:59,670 --> 00:38:05,310
+الشمال هذا بيسموه dynamic semantic edge error ده
+
+489
+00:38:05,310 --> 00:38:09,330
+بديلك اروح على طول تروح انت مصححه و تبالك و تشوف
+
+490
+00:38:09,330 --> 00:38:12,910
+ايش المشكلة ليش طلعت القيمة ده outside of range و
+
+491
+00:38:12,910 --> 00:38:18,810
+تعمل compilation و simulation من أول و جديد إذا
+
+492
+00:38:18,810 --> 00:38:24,070
+انت ال staticالـ syntax و ال static semantic
+
+493
+00:38:24,070 --> 00:38:28,310
+بيطلعوا بال compilation لكن ال dynamic بيطلع بال
+
+494
+00:38:28,310 --> 00:38:43,890
+simulation بذلك
+
+495
+00:38:43,890 --> 00:38:48,750
+هتستخدم ال simulator بشكل كبير في ال development و
+
+496
+00:38:48,750 --> 00:38:52,380
+ال verification و ال debuggingهيستخدم simulator
+
+497
+00:38:52,380 --> 00:38:59,540
+verification ايش ال verification ال verification
+
+498
+00:38:59,540 --> 00:39:02,940
+عبارة عن ال process انت فيها بتتأكد من صحة ال
+
+499
+00:39:02,940 --> 00:39:07,960
+design تمام هل هو بيثق بال functional و ال time
+
+500
+00:39:07,960 --> 00:39:13,320
+requirements اللي احنا كتبناهم specifications قبل
+
+501
+00:39:13,320 --> 00:39:17,560
+ما انا ابرمج ايه في ال PLD بيسموها ده ايه
+
+502
+00:39:17,560 --> 00:39:22,000
+verificationمش فيه اللي هي functional requirements
+
+503
+00:39:22,000 --> 00:39:25,700
+مثلا بدي اعمل الهافقة ده المفروض ان يجمع هل فعلا
+
+504
+00:39:25,700 --> 00:39:29,700
+جمع تمام زي ما بدي بتطلع ال sum مظبوط و ال carry
+
+505
+00:39:29,700 --> 00:39:34,520
+مظبوط لكل الاحتمالات هل وف بال timing requirements
+
+506
+00:39:34,520 --> 00:39:38,720
+اللي انا حددتها تمام هذا الفحوصات هذي بيسموها ايش
+
+507
+00:39:38,720 --> 00:39:45,360
+verification جابل ما تحطه في ال PLD تمامو هذا كله
+
+508
+00:39:45,360 --> 00:39:48,820
+منعمل خلال مين؟ خلال اللي هو simulation بحيث لو في
+
+509
+00:39:48,820 --> 00:39:51,880
+أي errors لو في function errors لو في في ال timing
+
+510
+00:39:51,880 --> 00:39:54,940
+في إيش مش مظبوط بتعيد اللي هو ال design و بتظبط
+
+511
+00:39:54,940 --> 00:40:03,980
+بالصح ال issue و بتشوف أول جديد طبعا okay طبعا
+
+512
+00:40:03,980 --> 00:40:08,900
+بدنا مجهود خلي بالكيعني ما تحاولش لو انت عندك فان
+
+513
+00:40:08,900 --> 00:40:12,560
+ال PLD او ال FGA انك من اول مرة انك من غير
+
+514
+00:40:12,560 --> 00:40:15,760
+simulation انك ت .. تحط ال design بال PLD بتضيع
+
+515
+00:40:15,760 --> 00:40:18,840
+وقت على الفاضي لأنه اشي طبيعي احنا قلنا كبار
+
+516
+00:40:18,840 --> 00:40:21,100
+الأدمين انه ال design بالذات لما يكون كبير يكون
+
+517
+00:40:21,100 --> 00:40:23,820
+فيه some errors مشاكل ولا فيه some bugs ال
+
+518
+00:40:23,820 --> 00:40:26,340
+simulation بيوفر عليك مصاري و وقت كتير بتعالج
+
+519
+00:40:26,340 --> 00:40:29,520
+إياها بعد ما تصحح و تتأكد ان ال issue is free of
+
+520
+00:40:29,520 --> 00:40:37,030
+errors تماما بتحطها بال PLD إذا بدكتمام؟ لو رجعت
+
+521
+00:40:37,030 --> 00:40:40,610
+لل figure اللى شوفناه المرة اللى فاتت في اخر
+
+522
+00:40:40,610 --> 00:40:43,230
+المحاضرة كان فيه figure اذا فكري المشاكل والأداء
+
+523
+00:40:43,230 --> 00:40:51,630
+اللى لكل عملية ال design هتلاقي فيه تلت مراحل تلت
+
+524
+00:40:51,630 --> 00:40:57,010
+phases بنستخدم فيهم ال simulation وكل مرحلة لها
+
+525
+00:40:57,010 --> 00:41:01,590
+غرض معين و بتستخدم model معين او description معين
+
+526
+00:41:01,590 --> 00:41:06,720
+بال VHDL for the same design entityلو روحت لل
+
+527
+00:41:06,720 --> 00:41:10,640
+figure إذا فاكرينه كان figure مكوّن من كذا group
+
+528
+00:41:10,640 --> 00:41:19,520
+وقسم إلى columns ترجع هنا ترجع لك مثلا figure هاد
+
+529
+00:41:19,520 --> 00:41:25,300
+شايفين لحد الآن احنا خلصنا اي مرحلة عملنا ال
+
+530
+00:41:25,300 --> 00:41:28,360
+requirements وعملنا ال specifications وكتبنا ال
+
+531
+00:41:28,360 --> 00:41:32,260
+code وعملنا ال compilation تمام هل جيبش نتكلم على
+
+532
+00:41:32,260 --> 00:41:36,600
+ال verification و الشغلات هادةاتلاحظ اللي هي عندك
+
+533
+00:41:36,600 --> 00:41:39,280
+كام simulation اللي مكتوب .. اللي معمول بالرمادي
+
+534
+00:41:39,280 --> 00:41:42,340
+هذا functional simulation وفي .. وفي post
+
+535
+00:41:42,340 --> 00:41:47,220
+synthesis simulation وفي timing simulation كمان
+
+536
+00:41:47,220 --> 00:41:50,140
+هذا في الآخر مش simulation هذا بيفحص نفس ال PLD
+
+537
+00:41:50,140 --> 00:41:53,800
+بعد ما يبرمجها معناته مين اللي في كام type of
+
+538
+00:41:53,800 --> 00:41:57,820
+simulations تلاتة functional و post synthesis وفي
+
+539
+00:41:57,820 --> 00:42:01,280
+ايش وفي timing اللي هو simulation معناته احنا
+
+540
+00:42:01,280 --> 00:42:03,220
+حاليا شغالين في اي .. في اي group في ال group هذه
+
+541
+00:42:03,220 --> 00:42:08,560
+شغالين هناتمام اللي هي Develop Modification Plan و
+
+542
+00:42:08,560 --> 00:42:11,220
+Write ال VHDL Test Bench و Compile ال Test Bench و
+
+543
+00:42:11,220 --> 00:42:12,720
+بعدين Function Simulation
+
+544
+00:42:37,890 --> 00:42:43,590
+functional simulation بالـ
+
+545
+00:42:43,590 --> 00:42:46,390
+functional simulation you simulate ال design
+
+546
+00:42:46,390 --> 00:42:51,170
+description اللي كتبته انت بال VHDL يعني ال input
+
+547
+00:42:51,170 --> 00:42:54,210
+تبع ال function simulator اللي هو نفس ال VHDL ال
+
+548
+00:42:54,210 --> 00:42:57,590
+code اللي كتبته ال source code اللي كتبته هذا ايش
+
+549
+00:42:57,590 --> 00:43:02,310
+وظيفته بتأكد انه ال design بيفي بال function
+
+550
+00:43:02,310 --> 00:43:08,300
+requirements اللي انت عملتهيعني انه بيجمع مثلا او
+
+551
+00:43:08,300 --> 00:43:10,840
+لو كانت بيضرب بيضرب الرقامين زي ما بدك او بيجسم
+
+552
+00:43:10,840 --> 00:43:14,440
+بيعملك الاشي الاشي بتأكد من ال functionality لكن
+
+553
+00:43:14,440 --> 00:43:17,860
+بيعملش testing على ال timing بتأكدش من الاشي بس من
+
+554
+00:43:17,860 --> 00:43:18,960
+ال functionality هاي اللي بيقدر الوظائف اللي
+
+555
+00:43:18,960 --> 00:43:22,860
+المطلوبة ولا لا سواء بيضرب رقامين في بعض بيجمع
+
+556
+00:43:22,860 --> 00:43:26,280
+بيعمل اي اشي بتأكد من الوظائف اللي انت حددتها بال
+
+557
+00:43:26,280 --> 00:43:30,040
+requirements و ال simplification ال force
+
+558
+00:43:30,040 --> 00:43:34,810
+synthesis gate level simulation ايش بيسويمش قولنا
+
+559
+00:43:34,810 --> 00:43:39,910
+فيه synthesizer بيحول ال description إلى gates هذا
+
+560
+00:43:39,910 --> 00:43:46,670
+وظيفته و بيطلع منه model بيسموه اللي هو ال VHDL
+
+561
+00:43:46,670 --> 00:43:50,130
+netlist هذه عبارة عن get level description لل
+
+562
+00:43:50,130 --> 00:43:54,710
+model تبعك ال synthesizer ايش ال input تبعه اللي
+
+563
+00:43:54,710 --> 00:43:58,410
+هو ال source code اللي انت كتبته تمام ايش ال
+
+564
+00:43:58,410 --> 00:44:01,390
+output تبعه بيديلك netlist يعني file على فكرة
+
+565
+00:44:01,390 --> 00:44:05,070
+بيسموه netlist equations بتكونبكون فيه gate level
+
+566
+00:44:05,070 --> 00:44:09,970
+description للـ logic اللي لازم تمام ولا gate
+
+567
+00:44:09,970 --> 00:44:13,950
+level ايش description it's related by مين قولنا by
+
+568
+00:44:13,950 --> 00:44:23,170
+اللي هو الـ Synthesizer فإيش
+
+569
+00:44:23,170 --> 00:44:28,590
+بيسوي ال post synthesis gate level simulation برضه
+
+570
+00:44:28,590 --> 00:44:31,710
+بيعمل testing على ال functionality مش على ال
+
+571
+00:44:31,710 --> 00:44:36,710
+timing برضهلكن بيعمل testing على ال functionality
+
+572
+00:44:36,710 --> 00:44:42,170
+على ال guess نفسها اللي طلعت على ال netlist file
+
+573
+00:44:42,170 --> 00:44:46,730
+يقول إن هذا get level description ده design معدلات
+
+574
+00:44:46,730 --> 00:44:50,150
+أمام okay get level description كل معدلة ممكن
+
+575
+00:44:50,150 --> 00:44:54,270
+تحتاج إلى get to be implemented أمام فبيستخدم ال
+
+576
+00:44:54,270 --> 00:44:57,670
+level هذا ال model هذا اللي طلع من السيزر ك input
+
+577
+00:44:57,670 --> 00:45:01,070
+عشان يعمل simulation ويتأكد إنه فعلا بديه نقاش ال
+
+578
+00:45:01,070 --> 00:45:06,620
+function المطلوبةبرضه مش خاشش لحتى ال unmean اللي
+
+579
+00:45:06,620 --> 00:45:11,080
+هو ال timing يعني ال level اللي جابله مش شغال على
+
+580
+00:45:11,080 --> 00:45:12,900
+ال gate level شغال على ال source code على طول
+
+581
+00:45:12,900 --> 00:45:16,860
+كمعادلات يعني مثلا and or بي ال or ك يعني ك
+
+582
+00:45:16,860 --> 00:45:20,280
+operator ك logical operator و مش داخل كيف how it
+
+583
+00:45:20,280 --> 00:45:23,180
+will be implemented تموّل، لكن لأ ال gate في ال
+
+584
+00:45:23,180 --> 00:45:26,900
+level التاني صار طالع محدد gatesطب ما هو لأ ف it
+
+585
+00:45:26,900 --> 00:45:29,080
+applies الاشي اللي هو ال testing و الفكاشة
+
+586
+00:45:29,080 --> 00:45:31,820
+العالمية على ال getly هذا الفئة هتديل المطلوب لمش
+
+587
+00:45:31,820 --> 00:45:34,000
+حدد الاشي اللي هو المطلوب هذا بيسموه post
+
+588
+00:45:34,000 --> 00:45:36,660
+synthesis اللي هو simulation لأنه بنعمل بعد اللي
+
+589
+00:45:36,660 --> 00:45:41,360
+هو مين بتعمل synthesis تخليق تحول المعادلات يعني
+
+590
+00:45:41,360 --> 00:45:44,680
+its design description إلى ايه؟ إلى .. إلى getly
+
+591
+00:45:44,680 --> 00:45:52,960
+بال description النوع التالت بيسموه اللي هو timing
+
+592
+00:45:52,960 --> 00:45:55,000
+post route simulation
+
+593
+00:46:05,300 --> 00:46:10,160
+مش جولنا ال .. ال .. ال .. ال جات .. الجات ليه بال
+
+594
+00:46:10,160 --> 00:46:13,940
+description اللي طلع من التحذير مش هو اللي على ..
+
+595
+00:46:13,940 --> 00:46:19,600
+اللي بنحط على طول في ال PLD بيقولنا المرة الفاتة
+
+596
+00:46:19,600 --> 00:46:23,230
+بيقولوا على مرحلة اسمها place and route toolبيقول
+
+597
+00:46:23,230 --> 00:46:27,250
+اوكى هنا طلع بده and get طب ماشي بيجي بيشوف طب ايش
+
+598
+00:46:27,250 --> 00:46:30,390
+ال PLD اللي اختارها اللي هو ال developer بيلاقي
+
+599
+00:46:30,390 --> 00:46:33,630
+اختار PLD فيش فيه and get؟ فيها and و knows و كذا
+
+600
+00:46:33,630 --> 00:46:36,490
+و شغلانة و بيشوف ايش ال equivalent اللي عمله ايش
+
+601
+00:46:36,490 --> 00:46:39,910
+and get من ال mappingتمام؟ من ال gates اللي طلعت
+
+602
+00:46:39,910 --> 00:46:43,870
+من السجر لل gates اللي موجودة وين في ال PLD يمكن
+
+603
+00:46:43,870 --> 00:46:46,490
+يضطر يعمل ال un gate مثلا ب two level مثلا اللي هو
+
+604
+00:46:46,490 --> 00:46:49,590
+none gates في الأول اتنين none gates و بعدين في ال
+
+605
+00:46:49,590 --> 00:46:51,910
+level الأخير و just one gate و التالي صار طلعت ال
+
+606
+00:46:51,910 --> 00:46:57,150
+un gate مثلا okay و بيعمل كمان بيطلع ال timing ال
+
+607
+00:46:57,150 --> 00:46:59,110
+place and route بيطلع ال timing model
+
+608
+00:47:03,370 --> 00:47:08,990
+Timer model يعني description لل design أخذا في
+
+609
+00:47:08,990 --> 00:47:11,930
+الاعتبار ال timing constraints اللي انت حاطيتها في
+
+610
+00:47:11,930 --> 00:47:14,510
+ال specifications فكير مش جولة ممكن احط timing
+
+611
+00:47:14,510 --> 00:47:18,170
+constraints تمام يعني مثلا انت ممكن تحطلي
+
+612
+00:47:18,170 --> 00:47:20,970
+constraints و تقوله I want to add اللي هي ال
+
+613
+00:47:20,970 --> 00:47:26,360
+result تطلعلي بعد مثلا عشر secondطب ما هو لأ قالت
+
+614
+00:47:26,360 --> 00:47:29,520
+في المرحلتين في النوعين الأولانين من ال simulation
+
+615
+00:47:29,520 --> 00:47:33,000
+و we don't take into consideration اللي هو ال
+
+616
+00:47:33,000 --> 00:47:37,040
+timing مش هيك و لا في التالت بتاخده في الاعتبار في
+
+617
+00:47:37,040 --> 00:47:40,320
+التالت بتاخده في الاعتبار ال timing بتاخد ال
+
+618
+00:47:40,320 --> 00:47:42,360
+timing في الاعتبار
+
+619
+00:47:44,730 --> 00:47:51,050
+تمام بياخد بالاعتبار يعني بيشوف لو هنحط استثناء
+
+620
+00:47:51,050 --> 00:47:54,790
+logic هذا في ال PLD الفلانية اللي اتحدتها تمام و
+
+621
+00:47:54,790 --> 00:47:57,190
+عنده معلومات و تفاصيلة بيكون ال PLD في ال
+
+622
+00:47:57,190 --> 00:48:01,970
+libraries موجودة هل اللي واخدنا ال جداشنال طالب
+
+623
+00:48:01,970 --> 00:48:05,330
+delay يكون ال system maximum و هو بيكون عارف من
+
+624
+00:48:05,330 --> 00:48:08,310
+نوعية ال chip اللي اخترتها ال delays تبعتها بتاعة
+
+625
+00:48:08,310 --> 00:48:11,870
+ال gates و تفاصيلها هل ال delays اللي موجودة فعلا
+
+626
+00:48:11,870 --> 00:48:16,190
+هتفه بالمطلوبولا مش تفيه هذا بيتم وين في ال timing
+
+627
+00:48:16,190 --> 00:48:22,430
+simulation اللي هو بعد place and ash and root تمام
+
+628
+00:48:22,430 --> 00:48:26,350
+إذا ال input في المرحلة هد مين هو ال topic model
+
+629
+00:48:26,350 --> 00:48:33,490
+اللي طلع من مين اللي طلع من place and root هنفصف
+
+630
+00:48:33,490 --> 00:48:41,810
+شغلات هد كتير بعد كده ان شاء الله ال simulator بده
+
+631
+00:48:41,810 --> 00:48:47,600
+sequence of input valuesبتديها انت لل VHDL model
+
+632
+00:48:47,600 --> 00:48:51,400
+عشان يعمل verification يعني لازم تديله input و
+
+633
+00:48:51,400 --> 00:48:54,820
+تشوف ايش ال output عشان تعمله verification مش هيك
+
+634
+00:48:54,820 --> 00:48:57,540
+و ايه لأ فلقيت ال sequence of input بقى يازم
+
+635
+00:48:57,540 --> 00:49:11,920
+يسموها stimulus بيسموه ايه؟ stimulus بيسموها في
+
+636
+00:49:11,920 --> 00:49:16,150
+تلات طرقبتستخدمها عشان تعمل generation لل stimulus
+
+637
+00:49:16,150 --> 00:49:20,270
+في interactive اذا نقول ناسي ال stimulus بارع ال
+
+638
+00:49:20,270 --> 00:49:23,990
+sequence of input to be applied to the model عشان
+
+639
+00:49:23,990 --> 00:49:29,330
+يتأكد انه شغال ولا مش شغال هدوي بيحددها انت تمام
+
+640
+00:49:29,330 --> 00:49:32,270
+ولا .. اسمه ال stimulus اللي هو الإثارة يعني او
+
+641
+00:49:32,270 --> 00:49:36,730
+اللي هتديها ل .. للمodel عشان تشوف شغال ولا مش
+
+642
+00:49:36,730 --> 00:49:42,560
+شغالفي تلت طرق تستخدمها عشان تعمل جريش للsimulus
+
+643
+00:49:42,560 --> 00:49:46,600
+في الـ interactive manual هذه وفي ال command line
+
+644
+00:49:46,600 --> 00:49:54,560
+وفي test bench بال interactive إذا في عندك
+
+645
+00:49:54,560 --> 00:49:58,280
+interactive simulator وطبعا و اللي بتشغلين عليه
+
+646
+00:49:58,280 --> 00:50:00,860
+فيه الإمكانية هذه بمجنك انك تدخل ال stimulus
+
+647
+00:50:00,860 --> 00:50:01,220
+manual
+
+648
+00:50:09,860 --> 00:50:13,280
+فبروح ال simulator بال input اللي اتحدته بشكل
+
+649
+00:50:13,280 --> 00:50:20,080
+interactive بيحسبلك ال output تمام و بيطلعلك في
+
+650
+00:50:20,080 --> 00:50:24,540
+العادة على شكل web forms بيظهرلك على شكل web forms
+
+651
+00:50:24,540 --> 00:50:29,320
+بيظهر ال input و ال output ك web forms و انت
+
+652
+00:50:29,320 --> 00:50:33,300
+بتعينها انت ك developer او designer بتعينها
+
+653
+00:50:33,300 --> 00:50:38,010
+بيشوفها بعينك يعنيو اتحدد هل في غلط و لا ايش و لا
+
+654
+00:50:38,010 --> 00:50:41,790
+مش غلط و انت بتكون طبعا على طلع ما انت لعمل design
+
+655
+00:50:41,790 --> 00:50:43,930
+على طلع ال requirements و ال specifications و انت
+
+656
+00:50:43,930 --> 00:50:48,050
+الكتاب اللي بيشتغل ال code ف you view ال web forms
+
+657
+00:50:48,050 --> 00:50:52,360
+و اتحدد اذا في مشاكل و لا مشاكل مشاكل و لابيرسم لك
+
+658
+00:50:52,360 --> 00:50:54,640
+ال signals اللي هي ال input و ال output as a
+
+659
+00:50:54,640 --> 00:50:57,840
+function of time as a function of ياش of time ال
+
+660
+00:50:57,840 --> 00:51:00,940
+time على ال horizontal و ال signals علي ياش على ال
+
+661
+00:51:00,940 --> 00:51:05,300
+vertical طبعا تقدر تعمل zoom in و zoom out زي ما
+
+662
+00:51:05,300 --> 00:51:09,740
+بدك تختار فترات معينة تجيس المسافة بين ال
+
+663
+00:51:09,740 --> 00:51:12,320
+transition و ال transition بين نقطة و نقطة في ال
+
+664
+00:51:12,320 --> 00:51:16,960
+timeممكن تعمل display ل ال signals as bits منفردة
+
+665
+00:51:16,960 --> 00:51:21,680
+متفاصلة او ك .. او .. او ك hexadecimal numbers او
+
+666
+00:51:21,680 --> 00:51:26,620
+symbolic values زي ما بدك تمام؟ okay و again بنقول
+
+667
+00:51:26,620 --> 00:51:30,260
+انت نفسك كشخص انت اللي بتعين ال web forms و بتشوف
+
+668
+00:51:30,260 --> 00:51:34,540
+وين الأغلط مشاكوا او لا؟ بس الطريقة هذه لو ال
+
+669
+00:51:34,540 --> 00:51:40,500
+design is simple يعني ممكن تتكفيلكن لو ال design
+
+670
+00:51:40,500 --> 00:51:45,700
+صار involved و صار more complex أكيد بتكون متعبة
+
+671
+00:51:45,700 --> 00:51:48,760
+مش هيك و لا لأنه احنا ال design مش هيكون just
+
+672
+00:51:48,760 --> 00:51:50,980
+اتنين او تلاتة input بيكون ممكن يكون عشر عشرين
+
+673
+00:51:50,980 --> 00:51:54,140
+input او او ممكن يكون عدد جليل من input بس من جوا
+
+674
+00:51:54,140 --> 00:51:56,600
+ال design complicated بيحسب شغلات كتير و في حاجات
+
+675
+00:51:56,600 --> 00:52:01,640
+تمام فإنك تعمل verification لل systemو تشوف وين
+
+676
+00:52:01,640 --> 00:52:05,160
+الغلط و الصح اللي هي بشكل manual هو هيطلع لك ال
+
+677
+00:52:05,160 --> 00:52:08,960
+وفوانز مش؟ لك تقعد تتبحلك في عينيك و تتدججلها تجلد
+
+678
+00:52:08,960 --> 00:52:11,600
+جبلهاد و تبعدهادي و تضايلها عشر ناجسة لخمسة و كده
+
+679
+00:52:11,600 --> 00:52:15,020
+مضعبة مضنية مش هيك ولا .. و صعبة كتير على بناء آدم
+
+680
+00:52:15,020 --> 00:52:20,060
+ل designs اللي هي مش .. اللي مش سهلة، كمان؟بالذات
+
+681
+00:52:20,060 --> 00:52:23,000
+اذا بدك تعمل comprehensive stimulus comprehensive
+
+682
+00:52:23,000 --> 00:52:25,200
+يعني اللي هي فحص زي ما نقول اللي هو شامل لكل
+
+683
+00:52:25,200 --> 00:52:27,860
+الحالات اللي ممكن تمره ايه لكل ال combination و ال
+
+684
+00:52:27,860 --> 00:52:30,260
+input ايه ال corresponding output و تتقارن و تشوف
+
+685
+00:52:30,260 --> 00:52:33,620
+ايه المشكلة فبتكون عملية مضية و تام اللي you are
+
+686
+00:52:33,620 --> 00:52:38,160
+consuming تمام و كمان فيه دسات و ماتتش كبيرة انه
+
+687
+00:52:38,160 --> 00:52:42,900
+انت لو غيط في ال design شوية you have to modify كل
+
+688
+00:52:42,900 --> 00:52:46,620
+input مش هيك و لا و تدخله و تعمله و تدخله و انت
+
+689
+00:52:46,620 --> 00:52:53,580
+active من أول و جديد فمش عمليةماشي اش عمليه لذلك
+
+690
+00:52:53,580 --> 00:52:56,980
+الطريقة التانية بيجي مع ال simulators طريقة تانية
+
+691
+00:52:56,980 --> 00:53:03,000
+بيسموها command line stimulus language يعني بيدخل
+
+692
+00:53:03,000 --> 00:53:09,360
+ال stimulus تبعك عن طريق اللي هي commands عن طريق
+
+693
+00:53:09,360 --> 00:53:16,840
+ايش commands عن
+
+694
+00:53:16,840 --> 00:53:21,820
+طريق ايش commandsممكن تدخلها بشكل interactive او
+
+695
+00:53:21,820 --> 00:53:25,240
+ممكن تضعها ايا ش ب file ممكن تضعها ايا ش ب file و
+
+696
+00:53:25,240 --> 00:53:30,060
+تنفذ ال file بعد هيك اكيد اللي هي انك تضعها في
+
+697
+00:53:30,060 --> 00:53:34,760
+file بال queue اسهلك من انك تدخلها بشكل
+
+698
+00:53:34,760 --> 00:53:38,520
+interactive لانك لو دخلت في file لو انتقلت في ال
+
+699
+00:53:38,520 --> 00:53:43,760
+designساعتها الفايل أكيد هيتغير، بس mainly some
+
+700
+00:53:43,760 --> 00:53:47,500
+part أو parts منه هتتغير مش هيكوينها، مش هتكتب كل
+
+701
+00:53:47,500 --> 00:53:52,080
+إشي from scratch، من ال zero، من البداية، تمام؟
+
+702
+00:53:52,080 --> 00:53:55,000
+فبيكون أحسن شوية على جالب ال interactive الأولاني
+
+703
+00:53:55,000 --> 00:54:01,860
+هذا لكن برضه، بيضال ال approach هذا مش كفاء، مش ذا
+
+704
+00:54:01,860 --> 00:54:03,780
+كفاء إذا الاشي كان complex
+
+705
+00:54:06,500 --> 00:54:10,380
+كمان حتى ال command line language ماهياش portable
+
+706
+00:54:12,330 --> 00:54:15,830
+يعني انت لو اشتغلت بشكل بال command line على
+
+707
+00:54:15,830 --> 00:54:19,350
+system environment و جيت نجلت ال .. ال .. ال
+
+708
+00:54:19,350 --> 00:54:22,090
+visual file على system تاني و بدك تعمل نفس اللي
+
+709
+00:54:22,090 --> 00:54:24,330
+اللي هو ال stimulus بشكل بال command line هتلاقي
+
+710
+00:54:24,330 --> 00:54:26,090
+ال command line لوج تبعته التاني مختلف عن مين
+
+711
+00:54:26,090 --> 00:54:30,350
+الأولى يعني بدك تتعامل بمعنات و بدك تتعلم ال
+
+712
+00:54:30,350 --> 00:54:33,810
+command line لوج تبعت ال simulator .. ال simulator
+
+713
+00:54:33,810 --> 00:54:39,730
+ال system التاني مش هيك ولا فبتتعب تمام أحسن طريقة
+
+714
+00:54:39,730 --> 00:54:45,150
+اللي هي التالتة الأخيرة هذهانك تكتب stimulus على
+
+715
+00:54:45,150 --> 00:54:50,450
+شكل test bench على شكل ايه؟ test bench ال test
+
+716
+00:54:50,450 --> 00:54:54,390
+bench عبارة عن VHD ال code عادي بس بيسموه ايه؟
+
+717
+00:54:54,390 --> 00:54:55,330
+test bench
+
+718
+00:55:10,370 --> 00:55:14,510
+الـ test bench قولنا عبارة عن ايش VHDL code عادى
+
+719
+00:55:14,510 --> 00:55:17,050
+فأنا قلت لك انك لا تحتاج ان تتعلم لغوية جديدة عشان
+
+720
+00:55:17,050 --> 00:55:19,530
+تكتب test bench مش هيك و لا نفسها بتكتب فيها
+
+721
+00:55:19,530 --> 00:55:23,370
+design description و نفسها بتكتب فيها مين ال test
+
+722
+00:55:23,370 --> 00:55:28,290
+bench تمام؟ لذلك احنا بال .. عشان to verify ال
+
+723
+00:55:28,290 --> 00:55:30,950
+function correctness و اه design هنعمل خطوات
+
+724
+00:55:30,950 --> 00:55:34,010
+التالية هنعمل في الأول اللي هي verification plan
+
+725
+00:55:34,900 --> 00:55:38,220
+بعدين هنكتب ال VHDL Test Bench و Compile Test
+
+726
+00:55:38,220 --> 00:55:41,140
+Bench و نعمل ال function أيش اللي هو simulation
+
+727
+00:55:41,140 --> 00:55:46,180
+تبعنا ال
+
+728
+00:55:46,180 --> 00:55:51,100
+evacuation plan طبعاً
+
+729
+00:55:51,100 --> 00:55:54,580
+بدك تكون انت قارئ ال requirements و ال evacuation
+
+730
+00:55:54,580 --> 00:56:00,200
+بالتفصيل و فاهمها تماما عشان تعمل ال plan تشوف كيف
+
+731
+00:56:00,200 --> 00:56:05,210
+هتفحص ال systemأشياء اللي هي ال sequences of
+
+732
+00:56:05,210 --> 00:56:07,950
+inputs to be applied to the system واشي المفروض
+
+733
+00:56:07,950 --> 00:56:12,870
+يطلع ال output تمام و لا علشان تقدر تقول أنا فحصت
+
+734
+00:56:12,870 --> 00:56:15,650
+ال system بشكل comprehensive بشكل شامل و متأكد من
+
+735
+00:56:15,650 --> 00:56:19,610
+جميع الحالات أو على أقل معظمها مش هيك و لا أينع ف
+
+736
+00:56:19,610 --> 00:56:22,970
+ال text اللي هو ال time و بدها صبر و بدها تعملها
+
+737
+00:56:22,970 --> 00:56:27,510
+بعينها يعني ماشي الحال ال .. ال .. ال plan اللي
+
+738
+00:56:27,510 --> 00:56:29,790
+بتعملها هذه الأفضل أنك تعملها documentation و
+
+739
+00:56:29,790 --> 00:56:34,460
+تحطها في verification planbification يعني مش plan
+
+740
+00:56:34,460 --> 00:56:36,260
+طبعا هو الكلام اللي حبنا نحكيه في المحاولات
+
+741
+00:56:36,260 --> 00:56:41,340
+الأولانية هذه طبعا يعني هو كلام يعني أهم كتير من
+
+742
+00:56:41,340 --> 00:56:43,720
+ال coding إذا حاطيتك في ال coding ال coding نفسه
+
+743
+00:56:43,720 --> 00:56:47,660
+مش و لا حاجة طبعا بس عندك خطوات أساسية و لازم
+
+744
+00:56:47,660 --> 00:56:51,500
+تعرفها و تتبعها و تكون زي ما تقول هي طريقتك في ال
+
+745
+00:56:51,500 --> 00:56:54,620
+.. في ال .. في ال design و في الحياة طبعا و لا
+
+746
+00:56:54,620 --> 00:56:58,420
+okay طريقتك في ال design و في الحياة كلشي بده
+
+747
+00:56:58,420 --> 00:57:03,210
+planning و بدهتمام okay كان ممكن انا مثلا اقفز على
+
+748
+00:57:03,210 --> 00:57:05,830
+ال part side و اروح اطول على ال code لأ مش كويس
+
+749
+00:57:05,830 --> 00:57:13,190
+هيك تمام okay ماشي لذلك اللي تعمل اللي هي ال
+
+750
+00:57:13,190 --> 00:57:16,370
+verification plan is time consuming و بدها effort
+
+751
+00:57:16,370 --> 00:57:20,810
+و بدها صبر و منك و بدها مجهود تمام و لأ لكن بيستحق
+
+752
+00:57:20,810 --> 00:57:25,810
+اللي هو ال issue تمام okay ماشي
+
+753
+00:57:38,550 --> 00:57:47,030
+بدها plan اي اشي حتى لو بسيط بده .. بده plan طبعا،
+
+754
+00:57:47,030 --> 00:57:51,110
+لازم انك تفكر .. تفكر في الاشي حتى في هذا و اي نوع
+
+755
+00:57:51,110 --> 00:57:54,350
+من .. اي اشي بدهو ياشي بدك تقول حطت خطة إيه، بقى
+
+756
+00:57:54,350 --> 00:58:02,510
+لك؟ اي نوع يعني okay ماشي طيب
+
+757
+00:58:06,450 --> 00:58:09,050
+ال test bench إذا قلنا ال test bench عبارة عن إيش
+
+758
+00:58:09,050 --> 00:58:14,450
+يا شباب عبارة عن بيشتغل code عادي program تمام
+
+759
+00:58:14,450 --> 00:58:18,510
+فانت predetermined اللي هي stimulus انت ال
+
+760
+00:58:18,510 --> 00:58:21,890
+stimulus انت محدده مسبقا و كتبته بال verification
+
+761
+00:58:21,890 --> 00:58:26,790
+اللي هو a plan ال test bench بيطبقها بيحطها input
+
+762
+00:58:26,790 --> 00:58:30,670
+لل circuit اللي انت عملتها لل designوشوف ال output
+
+763
+00:58:30,670 --> 00:58:34,190
+اللي طلع و بيقارنه بالاش بالمفروض يطلع انت بتكون
+
+764
+00:58:34,190 --> 00:58:37,450
+محدد في test bench برضه لو في اي error من دي لكي
+
+765
+00:58:37,450 --> 00:58:41,350
+بيقولك في error message بيقولك و لا في error هذا
+
+766
+00:58:41,350 --> 00:58:46,830
+كله محطوين اللي هو في ال test bench تمام؟ اذا بال
+
+767
+00:58:46,830 --> 00:58:52,990
+test bench انت بتحدد بتقوله بتدخل input و بيشوف ال
+
+768
+00:58:52,990 --> 00:58:57,860
+output الحقيقي اللي طلع و بيقارنه بالمفروضإذا فيه
+
+769
+00:58:57,860 --> 00:59:00,040
+discrepancy فيه اختلاف بيديلك error message انت
+
+770
+00:59:00,040 --> 00:59:04,120
+بتقوله طريقة error message تمام ولا؟ وكل مكان ال
+
+771
+00:59:04,120 --> 00:59:08,320
+test is comprehensive كل مكان أحسن شكوا لا؟ okay
+
+772
+00:59:08,320 --> 00:59:14,620
+ماشي ال
+
+773
+00:59:14,620 --> 00:59:18,600
+design entity اللي هي being verified هنسميها unit
+
+774
+00:59:18,600 --> 00:59:26,070
+under test U U T unit under testالـ Design Entity
+
+775
+00:59:26,070 --> 00:59:28,450
+اللي عاملا بيفحص فيها لو بتختلف حسب المرحلة على
+
+776
+00:59:28,450 --> 00:59:31,590
+فكرة يعني مرات ممكن الـ Design Entity هو ال
+
+777
+00:59:31,590 --> 00:59:33,850
+description file الأولاني ال source code الأولاني
+
+778
+00:59:33,850 --> 00:59:37,070
+مرات بيكون Design Entity ال code اللي ترميه ال
+
+779
+00:59:37,070 --> 00:59:39,250
+code يطلع من الشجرة ال get level code ال net list
+
+780
+00:59:39,250 --> 00:59:42,450
+اللي طلع من الشجرة مرات بيكون اللي هو Design
+
+781
+00:59:42,450 --> 00:59:44,270
+Entity ال time mode اللي يطلع من ال main من ال
+
+782
+00:59:44,270 --> 00:59:47,230
+place عنده Android حسب نوع main اللي هو simulation
+
+783
+00:59:47,230 --> 00:59:51,290
+نوع ال test تمامحسب نوع ال test simulation و نوع
+
+784
+00:59:51,290 --> 00:59:53,670
+ال test اللي هو ال test ده like a design entity
+
+785
+00:59:53,670 --> 00:59:57,990
+اللي under test هسميها unit under test unit under
+
+786
+00:59:57,990 --> 01:00:03,210
+test انا كاتبلك paragraph ممكن مرو عليها بتضرش
+
+787
+01:00:03,210 --> 01:00:06,750
+اللي testing في العادة في ال verification بيقصد
+
+788
+01:00:06,750 --> 01:00:12,030
+منه ايش لما
+
+789
+01:00:12,030 --> 01:00:17,350
+بعمل product و اذا عاوز منه مية حبة بمسك كل unit
+
+790
+01:00:17,350 --> 01:00:22,070
+لحالبعملها testing هل شغالة و مش و لمش شغالة من ال
+
+791
+01:00:22,070 --> 01:00:26,610
+product النهائي الأخير per unit لكن احنا في
+
+792
+01:00:26,610 --> 01:00:30,170
+المرحلة في ال unit هذا test مش ال product النهائي
+
+793
+01:00:30,170 --> 01:00:35,970
+هذا test أثناء design أثناء design فيمكن اللي هو
+
+794
+01:00:35,970 --> 01:00:38,290
+استخدام ال concept هنا is misleading is testing
+
+795
+01:00:38,290 --> 01:00:42,390
+you can أفضل تسميه verification هو فعلا سميها
+
+796
+01:00:42,390 --> 01:00:48,150
+verificationإذا الـ verification لإيش؟ عشان نتأكد
+
+797
+01:00:48,150 --> 01:00:50,510
+هل ال design meets its requirements و
+
+798
+01:00:50,510 --> 01:00:53,190
+specifications or not مش هيك و لا جانب ما يعملوا
+
+799
+01:00:53,190 --> 01:00:55,850
+manufacturing جانب ما يعملوا manufacturing بينما
+
+800
+01:00:55,850 --> 01:00:58,770
+ال testing بتسمي الأصلية أو المصطلح اللي استخدم
+
+801
+01:00:58,770 --> 01:01:03,470
+بعد ما ال product is manufactured بعد ما يتم
+
+802
+01:01:03,470 --> 01:01:08,250
+تصنيعه ينتج منه مثلا اللي هي 100 unit 100 حبة كل
+
+803
+01:01:08,250 --> 01:01:10,650
+يوم تمسكها على جامب كده بيعملها testing هل شغالة و
+
+804
+01:01:10,650 --> 01:01:19,330
+مش شغالة تمام؟Okay ماشي ال
+
+805
+01:01:19,330 --> 01:01:23,070
+test بنفسها عبارة عن design entity يعني من واحد ده
+
+806
+01:01:23,070 --> 01:01:25,510
+هتستخدم إيش في ال design و هتستخدم إيش ل test تبع
+
+807
+01:01:25,510 --> 01:01:29,190
+ال design unit تانية اللي هي description file أو
+
+808
+01:01:29,190 --> 01:01:36,130
+ال file أو ال time model اللي طلع من ال place and
+
+809
+01:01:36,130 --> 01:01:40,060
+routeماشي قولنا ال testbench عبارة عن design
+
+810
+01:01:40,060 --> 01:01:43,040
+entity لذلك فهي مكونة من testbench entity
+
+811
+01:01:43,040 --> 01:01:46,880
+declaration ومن architecture ما احنا قولنا في
+
+812
+01:01:46,880 --> 01:01:49,840
+بداية الكلام مش قولنا ال testbench عبارة عن VHDL
+
+813
+01:01:49,840 --> 01:01:54,280
+code صح فهتلاقيها مكونة من entity declaration
+
+814
+01:01:54,280 --> 01:02:02,420
+وكمان من ايش من architecture تمام ال
+
+815
+01:02:02,420 --> 01:02:05,820
+architecture ايش بنحط فيها ال architecture
+
+816
+01:02:11,570 --> 01:02:15,190
+بتروح عامل فيها innocence من ال UUT ال unit under
+
+817
+01:02:15,190 --> 01:02:21,170
+test one innocence بتروح
+
+818
+01:02:21,170 --> 01:02:26,150
+معرفة كمان signals جديدة هم اللي هتوصلهم مع ال
+
+819
+01:02:26,150 --> 01:02:30,590
+unit under test بعدين بتروح عامل one process او
+
+820
+01:02:30,590 --> 01:02:33,990
+اكتر to apply ال stimulus ال input اللي انت عاوزهم
+
+821
+01:02:33,990 --> 01:02:35,770
+على ال UUT
+
+822
+01:02:38,400 --> 01:02:41,320
+يعني مكوّنة ال body تبقى التشغيل الميلي بنحط فيه
+
+823
+01:02:41,320 --> 01:02:44,300
+تلاتة شغلات هذول بتروح عامل innocence from unity
+
+824
+01:02:44,300 --> 01:02:48,600
+هنشوف الكلام هذي بتروح عامل signal جديدة هتعملها
+
+825
+01:02:48,600 --> 01:02:53,120
+mapping و توصلها مع ال signal تبعت مين ال unit
+
+826
+01:02:53,120 --> 01:02:56,040
+under test وبعدين بتروح عامل process statement
+
+827
+01:02:56,040 --> 01:02:58,740
+تمام عن طريق ال process you apply ال statements
+
+828
+01:02:58,740 --> 01:03:01,420
+اللي بدك هيه و بتراقب ال output اللي طلع و تقارب
+
+829
+01:03:01,420 --> 01:03:05,960
+المفروض عشان تشوف هتدي error message و لا مش هتدي
+
+830
+01:03:05,960 --> 01:03:07,120
+تمام
+
+831
+01:03:11,620 --> 01:03:16,340
+طلع الفيجارة التالية عشان
+
+832
+01:03:16,340 --> 01:03:20,500
+تشوف العلاقة بين ال test bench و ال UET هذا كله
+
+833
+01:03:20,500 --> 01:03:26,200
+test bench و هنكتبه بال VHDL
+
+834
+01:03:26,200 --> 01:03:28,940
+تلاحظ فيها بتروح هذي اليوم تقنضى ال test بتروح
+
+835
+01:03:28,940 --> 01:03:31,820
+عاملين منها innocence زي object جديد زي ما تقول
+
+836
+01:03:31,820 --> 01:03:34,540
+innocence يعني كأن object بنروح عاملين منها
+
+837
+01:03:34,540 --> 01:03:40,000
+innocence و هدول ال signalsهذول عرفناهم في ال test
+
+838
+01:03:40,000 --> 01:03:44,740
+bench بنطلب من ال code بتقوله واصلي مثلا هذه مع ال
+
+839
+01:03:44,740 --> 01:03:48,520
+a تبع ال unit وهذه مع ال b تبع ال unit هذول برضه
+
+840
+01:03:48,520 --> 01:03:52,580
+signals عرفناهم في ال test bench برضه و هطلب زي ما
+
+841
+01:03:52,580 --> 01:03:56,160
+هنشوف بنقوله واصلي هذه مثلا مع ال sum وهذه مع ال
+
+842
+01:03:56,160 --> 01:04:00,980
+carry تمام؟ و بعدين بال process اللي انت هتكتبها
+
+843
+01:04:00,980 --> 01:04:04,060
+بتروح كاتر ل stimulus تبعك السماحي ان هيش stimulus
+
+844
+01:04:04,060 --> 01:04:08,200
+generatorبتقوله apply مثلا get zero zero و apply
+
+845
+01:04:08,200 --> 01:04:11,440
+zero واحد و apply كذا و بعدين في جزء code تاني
+
+846
+01:04:11,440 --> 01:04:15,140
+بيعمل monitoring لمين لل response لل output و
+
+847
+01:04:15,140 --> 01:04:19,900
+بيقارنه بالمفروض بالsupposed بالمفروض if they are
+
+848
+01:04:19,900 --> 01:04:23,280
+the same في ايه مشكلة اذا في اختلاف بتخليه يديك
+
+849
+01:04:23,280 --> 01:04:26,040
+error message
+
+850
+01:04:30,230 --> 01:04:33,590
+وان جوه ال test bench is entirely self contained
+
+851
+01:04:33,590 --> 01:04:37,250
+مالهاش لا input ولا output خلّي بالك هدول ال
+
+852
+01:04:37,250 --> 01:04:40,950
+signals اللي هنعرفهم داخليين مافيش فيها pots يعني
+
+853
+01:04:40,950 --> 01:04:43,770
+فيها entity لكن ال entity ال declaration is empty
+
+854
+01:04:43,770 --> 01:04:45,930
+طيب
+
+855
+01:05:01,940 --> 01:05:09,100
+للـ functional simulation إيش هي ال UUT ال VHDL
+
+856
+01:05:09,100 --> 01:05:10,840
+design description ال source code الأولى اللي
+
+857
+01:05:10,840 --> 01:05:15,960
+كتبته أول file كتبته هذا ال unit under إيش under
+
+858
+01:05:15,960 --> 01:05:22,120
+test لل post-sense simulation إيش الموديل ال unit
+
+859
+01:05:22,120 --> 01:05:24,360
+under test هو ال netlist اللي طلع من مين اللي طلع
+
+860
+01:05:24,360 --> 01:05:29,070
+من Zajar اللي هو ال gate level description تماملـ
+
+861
+01:05:29,070 --> 01:05:32,110
+Timing Simulation، ماهو الـ Model اللي نفحصه؟ الـ
+
+862
+01:05:32,110 --> 01:05:33,590
+Timing Model اللي طلع من مين من الـ Play Store و
+
+863
+01:05:33,590 --> 01:05:39,210
+Android طبعا، إذا للـ Functional بستخدم مين؟ الـ
+
+864
+01:05:39,210 --> 01:05:43,210
+Source Code الأولاني للـ Post Synthesis بستخدم
+
+865
+01:05:43,210 --> 01:05:46,150
+مين؟ اللي هو الـ Netlist، الـ Get Level Model اللي
+
+866
+01:05:46,150 --> 01:05:52,140
+طلع من مين؟سنزجر ال timing اذا بعمل timing
+
+867
+01:05:52,140 --> 01:05:56,000
+simulation بستخدم ال U U T هتكون عبارة عن ايه ال
+
+868
+01:05:56,000 --> 01:05:59,220
+timing model اللي طلع من ال place عنده ايه and
+
+869
+01:05:59,220 --> 01:06:03,840
+root انا شايف لو توقفنا لها عشان نكون متكامل okay
+
+870
+01:06:03,840 --> 01:06:06,220
+لان مش هانالحاج نقول اشي في ال test because انها
+
+871
+01:06:06,220 --> 01:06:11,240
+بدها some time okay خليها المرة افضل مش هيكوا لأ
+
+872
+01:06:11,240 --> 01:06:15,020
+ماشي الحال ان شاء الله الله يعطيكوا العفو
+

PL9fwy3NUQKwZxV6lHjK-ShPlZD0H8baax/mt37YgfjCQA_raw.srt

@@ -0,0 +1,3704 @@
+1
+00:00:21,130 --> 00:00:28,530
+السلام عليكم بسم الله برضه ال aggregate ممكن يظهر
+
+2
+00:00:28,530 --> 00:00:32,030
+في ال left hand side في ال left hand side او ال
+
+3
+00:00:32,030 --> 00:00:36,210
+assignment statement و التالي لو في عندك composite
+
+4
+00:00:36,210 --> 00:00:43,950
+value ممكن تفرفطها إلى scalar signals زي مثلا خلّي
+
+5
+00:00:43,950 --> 00:00:47,790
+على ال assignment هذي ايه هذا aggregate ظهر ناحية
+
+6
+00:00:47,790 --> 00:00:52,700
+ال left hand sideكل من هؤلاء الارضي بار و ال right
+
+7
+00:00:52,700 --> 00:00:56,140
+bar و ال S2 بار هم إعادة إعادة إعادة إعادة إعادة
+
+8
+00:00:56,140 --> 00:00:58,100
+إعادة إعادة إعادة إعادة إعادة إعادة إعادة إعادة
+
+9
+00:00:58,100 --> 00:00:58,220
+إعادة إعادة إعادة إعادة إعادة إعادة إعادة إعادة
+
+10
+00:00:58,220 --> 00:00:58,240
+إعادة إعادة إعادة إعادة إعادة إعادة إعادة إعادة
+
+11
+00:00:58,240 --> 00:01:00,640
+إعادة إعادة إعادة إعادة إعادة إعادة إعادة إعادة
+
+12
+00:01:00,640 --> 00:01:00,660
+إعادة إعادة إعادة إعادة إعادة إعادة إعادة إعادة
+
+13
+00:01:00,660 --> 00:01:09,100
+إعادة إعادة إعادة إعادة
+
+14
+00:01:09,100 --> 00:01:14,620
+إعادة
+
+15
+00:01:14,940 --> 00:01:18,900
+و الواحد to the next و zeroes to the last signal
+
+16
+00:01:18,900 --> 00:01:25,300
+بنفع تستخدمه بالشكل هذا بالتالي ممكن تعمل
+
+17
+00:01:25,300 --> 00:01:30,180
+assignment
+
+18
+00:01:30,180 --> 00:01:36,000
+ل string بال length اللي بدك إياها لمجموع scalar
+
+19
+00:01:36,000 --> 00:01:38,640
+signals طبعا لازم يكون نفس العدد مش هيكوا لأ أو
+
+20
+00:01:38,640 --> 00:01:40,700
+نفس عدد ال bits اللي هو في الآخر
+
+21
+00:01:45,860 --> 00:01:53,640
+ممكن تعمل combining لل scalars وتعمل منهم array او
+
+22
+00:01:53,640 --> 00:01:59,240
+تعمل combining لل arrays مع بعض او scalar مع array
+
+23
+00:01:59,240 --> 00:02:03,580
+تعمل منه array اكبر باستخدام ال concatenation
+
+24
+00:02:03,580 --> 00:02:08,460
+operator اللي هو n هذا
+
+25
+00:02:08,460 --> 00:02:11,020
+predefined لل one dimensional array types
+
+26
+00:02:14,380 --> 00:02:18,280
+وبالتالي تطلع على statement هذى لو قلنا دى بيساوي
+
+27
+00:02:18,280 --> 00:02:22,820
+ال string هذى concatenated مع ال string هذى هيعمل
+
+28
+00:02:22,820 --> 00:02:26,220
+string ال link تبعها بيساوي مجموعة two lengths
+
+29
+00:02:26,220 --> 00:02:31,340
+يعني أربعة bits و أربعة bits هتصبح بكمة بس و افترض
+
+30
+00:02:31,340 --> 00:02:34,820
+عشان يكون ال assignment valid دى يكون ال link تبعه
+
+31
+00:02:34,820 --> 00:02:39,820
+برضه تمانية bits it works طبعا لما يعمل
+
+32
+00:02:39,820 --> 00:02:42,840
+concatenation هذى بتظهر ناحية الشمال و هذى ناحية
+
+33
+00:02:42,840 --> 00:02:46,460
+ايه؟ الاميةاللي انا في ال expression ماحطته ناحية
+
+34
+00:02:46,460 --> 00:02:52,180
+ايه اش لشمال وهذه ناحية اليامين وممكن تعمل
+
+35
+00:02:52,180 --> 00:02:57,020
+concatenation ل single character او single bit طلع
+
+36
+00:02:57,020 --> 00:03:01,980
+هنا مثلا just one character letter is concatenated
+
+37
+00:03:01,980 --> 00:03:10,840
+مع ال string اللي هي هذه بتواجس برضه تمام كنا
+
+38
+00:03:10,840 --> 00:03:16,580
+شوفنا ال standard logic vectorهذا مش معمول علشان
+
+39
+00:03:16,580 --> 00:03:22,540
+يتمثل ال numeric values فيه، معمول علشان يتمثل ال
+
+40
+00:03:22,540 --> 00:03:26,320
+logic values، بالذات ال zero واحد و ال واحد و ال
+
+41
+00:03:26,320 --> 00:03:30,120
+high impedance و القيم الأخرى المساعدة بتفيد في ال
+
+42
+00:03:30,120 --> 00:03:36,520
+simulation و ال analysis مش هيك ولا معمول لهيك،
+
+43
+00:03:36,520 --> 00:03:39,160
+لكن مش معرفين إيه أي arithmetic operations زي
+
+44
+00:03:39,160 --> 00:03:45,680
+الجامعة و الطرح و الضرب و الشغلات هذهعشان انت
+
+45
+00:03:45,680 --> 00:03:50,660
+تستخدم ال standard logic vector و تعمل عليه عمليات
+
+46
+00:03:50,660 --> 00:03:54,540
+حسابية عادية مش هحتاج انك تعرف اللي هي some
+
+47
+00:03:54,540 --> 00:03:59,680
+functions تكتبها و طبعا اكيد انت لما تضرب مثلا او
+
+48
+00:03:59,680 --> 00:04:05,200
+بتجمع two unsigned numbers بيختلف فيما لو كانوا
+
+49
+00:04:05,200 --> 00:04:09,040
+signed مش هيك عشان تعمل انت ال functions هدول
+
+50
+00:04:09,040 --> 00:04:15,880
+بتغلب بتنعمل يعني و مريحونافعملولا الشغلات هذه و
+
+51
+00:04:15,880 --> 00:04:21,040
+حطولا ليها في special library او في special
+
+52
+00:04:21,040 --> 00:04:27,200
+package هذا اسم اللي هي ال package في ال package
+
+53
+00:04:27,200 --> 00:04:34,320
+معرفين قيلنا two types اجداد ال elements تبع ال
+
+54
+00:04:34,320 --> 00:04:37,180
+types هدول still are the standard logical element
+
+55
+00:04:37,180 --> 00:04:42,000
+ال types هدول أسماءهم unsigned and unsigned
+
+56
+00:04:43,570 --> 00:04:47,490
+لأن هم عاملين للشغل عشان تعمل عليهم numerical
+
+57
+00:04:47,490 --> 00:04:51,790
+calculations و representations و تعمل عليهم
+
+58
+00:04:51,790 --> 00:04:53,650
+numerical operations
+
+59
+00:04:58,570 --> 00:05:01,790
+وماعرفين اننا كمان ال operators كمان اللي هيشتغلوا
+
+60
+00:05:01,790 --> 00:05:05,290
+على ال two data types هده اللي هو جميعا ال
+
+61
+00:05:05,290 --> 00:05:10,110
+unsigned و ال unsigned التعريف تبع ال signed و ال
+
+62
+00:05:10,110 --> 00:05:13,670
+unsigned و ال operations اللي بتشتغل عليهم موجودين
+
+63
+00:05:13,670 --> 00:05:20,090
+في ال package هذه موجودين في ال package هذه في حتى
+
+64
+00:05:20,090 --> 00:05:23,410
+كمان package بتاعي اسم ال numeric اللي هي bit طلع
+
+65
+00:05:23,410 --> 00:05:27,270
+على اسم ال numeric standard لل unsigned و ال
+
+66
+00:05:27,270 --> 00:05:33,870
+signedفنعملك bit هذه معمولة لو ال signed و ال
+
+67
+00:05:33,870 --> 00:05:38,830
+unsigned ال elements تبعونهم كانوا bit تمام تستخدم
+
+68
+00:05:38,830 --> 00:05:44,010
+ال package هذه ولكن if you are using ال signed and
+
+69
+00:05:44,010 --> 00:05:48,310
+unsigned و بدك ال elements يكونوا معرفين عليهم
+
+70
+00:05:48,310 --> 00:05:53,690
+standard logic you have to use this package تمام؟
+
+71
+00:05:53,690 --> 00:05:56,090
+you have to use this package
+
+72
+00:05:59,050 --> 00:06:02,390
+الـ Unsigned one dimensional طبعا معرف
+
+73
+00:06:02,390 --> 00:06:05,730
+Unconstrained array of elements قولنا كل element
+
+74
+00:06:05,730 --> 00:06:11,890
+ايش نوعه؟ standard logic شوف كيف التعريف تبعه في
+
+75
+00:06:11,890 --> 00:06:17,610
+ال package هذه type هى اسمه Unsigned is array و ال
+
+76
+00:06:17,610 --> 00:06:21,570
+range تبع ال index is natural يعني بيبدأ من zero
+
+77
+00:06:21,570 --> 00:06:26,270
+واحد اتنين تلاتة و طالع was unconstrained
+
+78
+00:06:29,270 --> 00:06:32,170
+لكن لما تيجي تعرف object منه you have to determine
+
+79
+00:06:32,170 --> 00:06:36,510
+ال bounds مظبوط اتلاعب حتى في الآخر في object
+
+80
+00:06:36,510 --> 00:06:40,250
+standard logic مع أن كل element من القرية هذا is a
+
+81
+00:06:40,250 --> 00:06:45,890
+standard logic و التالي هو تقريبا زي ال standard
+
+82
+00:06:45,890 --> 00:06:52,190
+logic vector لكن اسمه ياش unsigned لكن اسمه
+
+83
+00:06:52,190 --> 00:06:57,530
+unsigned و معمول لأنهبدهم يعملوا شوية عمليات
+
+84
+00:06:57,530 --> 00:07:09,450
+حسابية على ال data unsigned بالنسبالى
+
+85
+00:07:09,450 --> 00:07:15,350
+ال data unsigned ال machine هتنظرله على انه data
+
+86
+00:07:15,350 --> 00:07:20,390
+unsigned بيناير نمبر ال left most bit هو ال left
+
+87
+00:07:20,390 --> 00:07:24,330
+most significant bitوالـ rightmost هو rightmost
+
+88
+00:07:24,330 --> 00:07:29,030
+على انه بينارياش بيناري number لان في الأساس ال
+
+89
+00:07:29,030 --> 00:07:35,750
+element الأساسي هو عبارة عن standard logic بالنسبة
+
+90
+00:07:35,750 --> 00:07:41,450
+لل sign برضه one dimension القرية و ال elements
+
+91
+00:07:41,450 --> 00:07:46,100
+المكونة يلو كل واحد منهم standard logicهذا التعريف
+
+92
+00:07:46,100 --> 00:07:51,200
+تبعه معرف بنفس ال package type signed is array
+
+93
+00:07:51,200 --> 00:07:55,640
+برضه ال index ال range تبعه is natural يعني من
+
+94
+00:07:55,640 --> 00:08:01,040
+zero واحد اتنين و هكذا ال range is unconstraint و
+
+95
+00:08:01,040 --> 00:08:06,800
+كل element standard logic بالنسبة لل signed الرقم
+
+96
+00:08:06,800 --> 00:08:11,010
+يكون مثل binary number and two is complementو
+
+97
+00:08:11,010 --> 00:08:14,350
+بالتالي بيكون ال left أو ال most significant bit
+
+98
+00:08:14,350 --> 00:08:20,030
+هو ال .. هو ال sign هو يعني هو ال .. ال sign و
+
+99
+00:08:20,030 --> 00:08:22,630
+رقمه مثلا بيكون .. يعني لو كان negative بيكون it
+
+100
+00:08:22,630 --> 00:08:25,890
+was common تبعه بيكون يعني it was common هو ال ..
+
+101
+00:08:25,890 --> 00:08:31,230
+ال موجود عشان تستخدم ال .. ال two types هدول ال
+
+102
+00:08:31,230 --> 00:08:35,290
+signed و ال unsigned بداك ال package تبعهم ..
+
+103
+00:08:35,290 --> 00:08:39,630
+تبعتهم ال package موجودة في اللعبة هذهمعناته you
+
+104
+00:08:39,630 --> 00:08:42,810
+have to use this library closed زي هذي ال two
+
+105
+00:08:42,810 --> 00:08:47,610
+closers هدول هذي ال closed لأن فيها معرف ال
+
+106
+00:08:47,610 --> 00:08:51,970
+standard logic مصبوط ولا .. و هذي لأن فيها معرف ال
+
+107
+00:08:51,970 --> 00:08:54,830
+signed و ال unsigned و كل element من ال standard
+
+108
+00:08:54,830 --> 00:08:57,310
+logic من ال signed و ال unsigned standard logic
+
+109
+00:08:57,310 --> 00:09:00,430
+معناته بده تعريفات اللي هنا مش هيك ولا هنا ف you
+
+110
+00:09:00,430 --> 00:09:03,410
+have to include these three statements عشان تستخدم
+
+111
+00:09:03,410 --> 00:09:06,510
+.. عشان تستخدم ال two types هذول ال signed و ال
+
+112
+00:09:06,510 --> 00:09:07,950
+unsigned
+
+113
+00:09:15,630 --> 00:09:20,450
+بيشتغل عليهم ال operators التالية في عينك ال
+
+114
+00:09:20,450 --> 00:09:25,830
+absolute والضرب و القسمة و ال mod و ال rim و ال
+
+115
+00:09:25,830 --> 00:09:29,530
+addition و ال subtraction هدول ال operators are
+
+116
+00:09:29,530 --> 00:09:33,370
+overloaded و معرفين كلهم برضه still في نفس ال
+
+117
+00:09:33,370 --> 00:09:37,810
+package و
+
+118
+00:09:37,810 --> 00:09:40,410
+بيشتغل ايش انواع ال operands اللي بيجبالوها ممكن
+
+119
+00:09:40,410 --> 00:09:42,790
+يكون ال two operands طبعا كل واحد هدو بده كام
+
+120
+00:09:42,790 --> 00:09:48,610
+operandtwo opions ممكن
+
+121
+00:09:48,610 --> 00:09:52,990
+يكونوا الاثنين unsigned او الاثنين signed او واحد
+
+122
+00:09:52,990 --> 00:09:55,710
+unsigned و واحد natural او واحد unsigned و واحد
+
+123
+00:09:55,710 --> 00:09:59,990
+integer يعني نفس
+
+124
+00:09:59,990 --> 00:10:06,070
+ال operator accept more than one type لل operators
+
+125
+00:10:06,070 --> 00:10:10,690
+كذا combination لذلك فهي overloaded
+
+126
+00:10:14,250 --> 00:10:20,310
+و ال mod ايش؟ لا بيختلفوا انتوا متعودين هم they
+
+127
+00:10:20,310 --> 00:10:23,190
+are different اللي هجت لما نوصل لل equation تبعتهم
+
+128
+00:10:23,190 --> 00:10:27,750
+they are different متعودين على انهم similar فلاك
+
+129
+00:10:27,750 --> 00:10:30,190
+لا بيختلفوا لو ترجع ال differential action تبع ال
+
+130
+00:10:30,190 --> 00:10:34,010
+mod and ال rim في ال mathematics تمام في الرياضيات
+
+131
+00:10:34,010 --> 00:10:38,430
+حيث يجيهم they are different تمام ولا .. بيكونوا
+
+132
+00:10:38,430 --> 00:10:41,090
+identical في حالة خاصة يعني في حياة كورونا الجادة
+
+133
+00:10:41,320 --> 00:10:45,880
+لكن أما من ناحية قضيات مختلفين ال mod and ال rim
+
+134
+00:10:45,880 --> 00:10:52,520
+مختلفين تمام؟ okay ماشي يعني لو two .. two
+
+135
+00:10:52,520 --> 00:10:59,020
+opinions are integer are .. are positive ستبتلع ال
+
+136
+00:10:59,020 --> 00:11:04,290
+mod and ال rim نفس ال resultلكن اذا غير هيك كل
+
+137
+00:11:04,290 --> 00:11:07,210
+واحد ايه لها معادلة مختلفة عن التانية، طبعا، هيك
+
+138
+00:11:07,210 --> 00:11:09,130
+هنشوف هو الموضوع مش موضوع، هذا الموضوع
+
+139
+00:11:09,130 --> 00:11:11,730
+الmathematics، لكن different equation مختلفة عن ..
+
+140
+00:11:11,730 --> 00:11:16,570
+مختلفين عن .. عن .. عن بعض، ال mod and ال .. ال ..
+
+141
+00:11:16,570 --> 00:11:20,880
+الrimOkay انت لما كنت خدع في ال .. في ال .. بيعمل
+
+142
+00:11:20,880 --> 00:11:23,820
+glouches ال user بيكون الرقامين اللي هي positive و
+
+143
+00:11:23,820 --> 00:11:26,400
+بيمشي الحالة سواء هده أو هده it works it doesn't
+
+144
+00:11:26,400 --> 00:11:30,760
+make a difference لكن انت بتكون you are just using
+
+145
+00:11:30,760 --> 00:11:34,740
+just one case of ال .. الاتنين هدون عشان هي كده
+
+146
+00:11:34,740 --> 00:11:37,860
+بتظبط معاك بقى بعدين لكن لو واحد negative او اتنين
+
+147
+00:11:37,860 --> 00:11:41,300
+negative او خشيت في شغلها زي كده result are ايش؟
+
+148
+00:11:41,300 --> 00:11:45,560
+are different result are different عشان الحالةهو
+
+149
+00:11:45,560 --> 00:11:52,520
+okay ماشي ففيه mod فيه اش و فيه rim هو okay ماشي و
+
+150
+00:11:52,520 --> 00:11:58,460
+برضه فيه كمان relational operators برضه معرفة
+
+151
+00:11:58,460 --> 00:12:02,120
+overloaded المعرفة ممكن ال two operands يكونوا
+
+152
+00:12:02,120 --> 00:12:05,440
+unsigned او لتين signed او واحد signed وتاني
+
+153
+00:12:05,440 --> 00:12:08,440
+natural او واحد unsigned وتاني integer
+
+154
+00:12:19,440 --> 00:12:23,140
+الـ standard logic vector ال element تبعه الأساسي
+
+155
+00:12:23,140 --> 00:12:26,840
+standard logic مش هيك و لا و كده ال signed و ال
+
+156
+00:12:26,840 --> 00:12:30,980
+unsigned على الرغم من هيك أن ال element الأساسي
+
+157
+00:12:30,980 --> 00:12:34,700
+المكون للتلاتة هدول is the same يعتبروا three
+
+158
+00:12:34,700 --> 00:12:41,820
+different types مختلفين تماماوالتالي you cannot
+
+159
+00:12:41,820 --> 00:12:46,900
+assign a value of one type من هدول ل .. ل .. ل
+
+160
+00:12:46,900 --> 00:12:51,200
+target من type مختلف من التلاتة .. من التلاتة ..
+
+161
+00:12:51,200 --> 00:12:54,540
+من الاتنين التانية بتديلك .. بيقولك ال compiler
+
+162
+00:12:54,540 --> 00:12:59,480
+ain't compatible والتالي عشان تعمل assignment ل
+
+163
+00:12:59,480 --> 00:13:03,320
+value of one type ل .. ل .. ل target من .. من type
+
+164
+00:13:03,320 --> 00:13:08,260
+أخر من التلاتة هدول لازم تعمل some conversion لازم
+
+165
+00:13:08,260 --> 00:13:10,000
+تحول ل target type
+
+166
+00:13:15,380 --> 00:13:20,260
+بنعمل .. التلاتة طبعا دول بتحديد بيعتبروهم closely
+
+167
+00:13:20,260 --> 00:13:24,680
+related يعني جراب كتير إيش لبعض لإن ال element
+
+168
+00:13:24,680 --> 00:13:29,460
+الأساس اللي بيكون إيه لهم is .. is standard logic
+
+169
+00:13:29,460 --> 00:13:32,760
+..
+
+170
+00:13:32,760 --> 00:13:38,580
+is standard إيش logic و تالي عشان تعمل تحويل
+
+171
+00:13:38,580 --> 00:13:45,270
+conversion بينهمبتشوف ال target type اللي هتحول
+
+172
+00:13:45,270 --> 00:13:48,430
+إليه إيش اسمه، إيش ال type تبعه تعتبره كأنه
+
+173
+00:13:48,430 --> 00:13:53,610
+function name تاخده من ناحية اليمين وبين جثين بتحط
+
+174
+00:13:53,610 --> 00:14:00,270
+اللي هو ال object اللي بدك تحوله إليه تمام؟ لأن لو
+
+175
+00:14:00,270 --> 00:14:05,330
+ناحية الشمال مثلا كان unsigned وناحية اليمين بدك
+
+176
+00:14:05,330 --> 00:14:10,650
+تحط فيهبتحط ال data type اللي نوعه standard logic
+
+177
+00:14:10,650 --> 00:14:14,230
+vector بين جثين و برّا الجثين بتكتب as ناحية
+
+178
+00:14:14,230 --> 00:14:18,130
+unsigned كإن نحن ندعو عملية a كإن نحن ندعو as
+
+179
+00:14:18,130 --> 00:14:21,570
+ساعتها بيحول ال standard logic vector إلى as إلى
+
+180
+00:14:21,570 --> 00:14:27,630
+unsigned يعني
+
+181
+00:14:27,630 --> 00:14:31,550
+مثلا لو قلنا ال x is declared as standard logic
+
+182
+00:14:31,550 --> 00:14:34,830
+vector و ال y unsigned
+
+183
+00:14:37,990 --> 00:14:42,510
+الـ X is standard vector و الـ Y أشماله inside لو
+
+184
+00:14:42,510 --> 00:14:49,110
+قلت بالشكل هذا X بيساوة Y is illegal مش مظبوط و
+
+185
+00:14:49,110 --> 00:14:52,970
+بعد كده ال Y بيساوة X is what is not correct لأنه
+
+186
+00:14:52,970 --> 00:14:57,090
+قلنا بيحتوى different data types لأن ما قلنا قبل
+
+187
+00:14:57,090 --> 00:15:01,930
+هيك ان ال visual is strongly type language لازم
+
+188
+00:15:01,930 --> 00:15:06,450
+الطرفين تبع ال assignment statement يكونوا exactly
+
+189
+00:15:06,450 --> 00:15:09,950
+of the same typeأو على الأقل الـ Base Types يكونوا
+
+190
+00:15:09,950 --> 00:15:14,670
+the same لكن
+
+191
+00:15:14,670 --> 00:15:18,770
+لو عملنا كذا لو
+
+192
+00:15:18,770 --> 00:15:24,190
+قلنا له الـ X بيستخدم الـ Vector of Y الـ Y هنا
+
+193
+00:15:24,190 --> 00:15:29,210
+ايش تقولنا انه؟ Unsigned، صح؟ بالطريقة هذه، و
+
+194
+00:15:29,210 --> 00:15:34,770
+تلاحظ الـ Type هذا هو نوع مين؟ الـ X استخدمنا كإنه
+
+195
+00:15:34,770 --> 00:15:40,410
+functionbetween parenthesis اللي هو ال Y اللي يعني
+
+196
+00:15:40,410 --> 00:15:45,170
+حوله لل type هذا اللي حولي ال unsigned Y هذا الى
+
+197
+00:15:45,170 --> 00:15:48,210
+standard logical vector صار ال two types تبعت
+
+198
+00:15:48,210 --> 00:15:53,970
+الطرفين أردسين وبالتالي ال assignment is valid مش
+
+199
+00:15:53,970 --> 00:16:00,290
+هيك وكذا هنا ال Y standard logical vector ال Y
+
+200
+00:16:00,290 --> 00:16:05,080
+unsigned وال X standard logical vectorالكتابة غير
+
+201
+00:16:05,080 --> 00:16:08,280
+موجودة هنا وبعدها اعمل التحويل المظبوط ويظهر الاشي
+
+202
+00:16:08,280 --> 00:16:25,340
+حاجة تشتغل تعمل تلاحظ
+
+203
+00:16:25,340 --> 00:16:29,080
+تقولنا التلاتة types هدوة غير موجودة وموجودة
+
+204
+00:16:29,080 --> 00:16:32,720
+ومستخدم و vector ال element المكوين نفس الاشيفمرة
+
+205
+00:16:32,720 --> 00:16:37,840
+ت .. ممكن يارد تقرا عبارة تقول in bit vector مع
+
+206
+00:16:37,840 --> 00:16:41,100
+انه ال .. ال elements are standard logic okay
+
+207
+00:16:41,100 --> 00:16:44,700
+فاللي بيبقى بيحسيك .. يعني ما تفهمش على انه ال bit
+
+208
+00:16:44,700 --> 00:16:48,540
+المكون is bit type مش بيقولنا فيه bit type okay
+
+209
+00:16:48,540 --> 00:16:52,240
+فممكن يقولك in bit vector just in element تمام
+
+210
+00:16:52,240 --> 00:16:56,780
+فتخلي بالك يعني من الشغل هاتي حاجة بسيطة هاتي مش
+
+211
+00:16:56,780 --> 00:16:58,280
+شايفكوا او لا okay
+
+212
+00:17:00,290 --> 00:17:03,870
+فمش شرط انه يقولك in bit vector تفهم على ان ال bit
+
+213
+00:17:03,870 --> 00:17:08,050
+الصغير is a is bit .. is bit اللي هو بيستخدم فقط
+
+214
+00:17:08,050 --> 00:17:11,770
+ال zero والواحد تمام اللي بيوضح طبعا السياق ال ..
+
+215
+00:17:11,770 --> 00:17:17,650
+الكلام مش هيك و لا و مكان ال .. ال استخدام في
+
+216
+00:17:17,650 --> 00:17:23,770
+عاملين إلنا functions كتير لل conversion
+
+217
+00:17:34,740 --> 00:17:39,040
+تحولك مثلا to unsigned او to signed او to integer
+
+218
+00:17:39,040 --> 00:17:44,940
+تعمل التحويل زي ما بدك فممكن تستخدمهم برضه بدل ما
+
+219
+00:17:44,940 --> 00:17:47,620
+تعمل هذا بيسموه الاشي هذا casting مش هيك ولا
+
+220
+00:17:47,620 --> 00:17:52,640
+بيسموه في اللغات العادية casting فممكن تستخدم
+
+221
+00:17:52,640 --> 00:18:00,100
+conversion functions عشان تحولك من أنواع اخرى زي
+
+222
+00:18:00,100 --> 00:18:04,440
+ما هنشوف في ال table التاليةهذا الـ function
+
+223
+00:18:04,440 --> 00:18:08,100
+بتحولك اللي هي between ال signed و ال unsigned و
+
+224
+00:18:08,100 --> 00:18:15,800
+ال integer تمام؟ و ليش؟ و ال integer طبعا
+
+225
+00:18:15,800 --> 00:18:19,660
+ال integer مختلفة عن ال signed و ال unsigned فبدك
+
+226
+00:18:19,660 --> 00:18:22,160
+اللي هي some kind of conversion تستخدم ال function
+
+227
+00:18:22,160 --> 00:18:28,480
+هدول للغرض هذا طلع
+
+228
+00:18:28,480 --> 00:18:28,860
+على التابع
+
+229
+00:18:32,260 --> 00:18:37,100
+الفنش الأولاني اسمها to unsigned it accepts two
+
+230
+00:18:37,100 --> 00:18:42,140
+parameters الأولاني ال integer to be converted
+
+231
+00:18:42,140 --> 00:18:45,260
+هيحاولوا
+
+232
+00:18:45,260 --> 00:18:50,400
+لاقياش ال unsigned ولكن we have to specify العدد
+
+233
+00:18:50,400 --> 00:18:54,720
+ال bits تبع ال unsigned اللي هيطلع لذلك ال
+
+234
+00:18:54,720 --> 00:18:58,320
+parameter التاني عبارة عن positive number بيحدد ال
+
+235
+00:18:58,320 --> 00:19:02,390
+length تبع ال unsignedوالـ result أكيد بتكون
+
+236
+00:19:02,390 --> 00:19:08,810
+return value unsigned فى true signed هذا برضه حد
+
+237
+00:19:08,810 --> 00:19:14,530
+بيحول من integer إلى sign بده parameter تانى اللى
+
+238
+00:19:14,530 --> 00:19:17,510
+هو بحد ال link تبع ال sign value اللى هتطلع
+
+239
+00:19:17,510 --> 00:19:22,430
+وreturn value بتكون sign
+
+240
+00:19:25,930 --> 00:19:30,510
+في بي .. to integer هذا بيحولك سواء unsigned او
+
+241
+00:19:30,510 --> 00:19:38,610
+signed إلى ايه؟ إلى integer طبعا مابدوش second
+
+242
+00:19:38,610 --> 00:19:42,710
+parameter و بيرجع انتجار ليش هذا مابدوش second
+
+243
+00:19:42,710 --> 00:19:51,870
+parameter؟ من ايش؟ هنا؟
+
+244
+00:19:52,840 --> 00:19:55,600
+لأ هنا دائما ال parameter هذا ال link تبع ال
+
+245
+00:19:55,600 --> 00:20:00,340
+result ما هو ال link .. ال integer اللي ثابت جدش
+
+246
+00:20:00,340 --> 00:20:04,060
+ايوة جدش ال link تبع ال word typically ايوة مش
+
+247
+00:20:04,060 --> 00:20:08,580
+حاجة ده جواه طبعا هنا هارجعلك هذه سواء كانت اربعة
+
+248
+00:20:08,580 --> 00:20:11,540
+bits او تمانية او زي ما تكون هيحولها ياش ال
+
+249
+00:20:11,540 --> 00:20:13,880
+integer هتاخد ممورى كام لو هحطها في الممورى اذا
+
+250
+00:20:13,880 --> 00:20:18,940
+هحطها في الممورى اربعة bytes هيكون اربعة ياش اربعة
+
+251
+00:20:18,940 --> 00:20:21,240
+bytes okay ماشي
+
+252
+00:20:25,410 --> 00:20:34,110
+طب لو قلنا ال I إنتجار و ال Y Unsigned تمانية بيتز
+
+253
+00:20:34,110 --> 00:20:42,270
+شوف عشان نعمل assignment من ال I لغاية ال Y ال I
+
+254
+00:20:42,270 --> 00:20:48,270
+قلنا عليها إنتجار نحاوله ل Unsigned لذلك بدك ال
+
+255
+00:20:48,270 --> 00:20:51,510
+two unsigned function مش هيك و لا لا نفعش تعمل
+
+256
+00:20:51,510 --> 00:20:54,900
+castingهذا ال characteristic معمول لـ closed layer
+
+257
+00:20:54,900 --> 00:21:01,400
+related لـ closed layer related ف to unsigned I we
+
+258
+00:21:01,400 --> 00:21:04,380
+are parsing ال I ال integer طيب ال Y جداش ال
+
+259
+00:21:04,380 --> 00:21:08,000
+length تبعه دي declare عليهم تمانية لذلك لازم ال
+
+260
+00:21:08,000 --> 00:21:12,700
+length هيكون كام مانفعش يكون مش تمانية هيقولك
+
+261
+00:21:12,700 --> 00:21:16,760
+incompatible لازم يكون ال to ال that same air that
+
+262
+00:21:16,760 --> 00:21:18,380
+same length
+
+263
+00:21:21,270 --> 00:21:29,610
+لكن لو ال X كان standard logic vector مافيش
+
+264
+00:21:29,610 --> 00:21:31,670
+مش مدينة function بتتحول من integer ل standard
+
+265
+00:21:31,670 --> 00:21:37,030
+logic vector بشكل مباشر ذلك اتلاحظ في الأول حول ال
+
+266
+00:21:37,030 --> 00:21:42,610
+I ل unsigned ال I انتجر بتتحول من function to
+
+267
+00:21:42,610 --> 00:21:46,030
+unsigned و ال X لو قلنا تمانية بتش وجهنا ايش
+
+268
+00:21:46,030 --> 00:21:52,010
+تمانية هجيبالنتيجة unsigned تقدر تعمل casting و
+
+269
+00:21:52,010 --> 00:21:54,510
+تحويلها إيش الastrological vector لأن
+
+270
+00:21:54,510 --> 00:21:56,310
+الastrological vector and ال unsigned are closely
+
+271
+00:21:56,310 --> 00:22:00,210
+related مش هيك و لا؟ ايه نعم و هاد الastrological
+
+272
+00:22:00,210 --> 00:22:03,270
+vector صارت على بعض إذا إيش is compatible مافيش
+
+273
+00:22:03,270 --> 00:22:10,130
+problem مش هيك و لا؟ okay ماشي
+
+274
+00:22:10,130 --> 00:22:16,730
+ال
+
+275
+00:22:16,730 --> 00:22:17,790
+composite letter
+
+276
+00:22:21,020 --> 00:22:24,360
+عبارة عن array أو record او record مكوّن من
+
+277
+00:22:24,360 --> 00:22:33,380
+literal values و
+
+278
+00:22:33,380 --> 00:22:36,360
+التالي ممكن composite literal بتعمله assignment ل
+
+279
+00:22:36,360 --> 00:22:41,260
+array أو تستخدمه في أي expression تمام ولا؟ نشوف
+
+280
+00:22:41,260 --> 00:22:47,420
+أمثلة عليها في ال string literalالـ string letter
+
+281
+00:22:47,420 --> 00:22:52,140
+عبارة عن sequence of printable characters graphics
+
+282
+00:22:52,140 --> 00:22:55,260
+of characters printable يعني بتحطهم between
+
+283
+00:22:55,260 --> 00:23:02,660
+quotation marks between double quotation marks لو
+
+284
+00:23:02,660 --> 00:23:05,800
+بدك ال quotation ال double quotation هذي تكون جزء
+
+285
+00:23:05,800 --> 00:23:08,240
+من ال string بتحطها مرتين ورا بعض هذا معروف مشكلة
+
+286
+00:23:08,240 --> 00:23:12,000
+ولا بتكررها اللي في المرتين ورا بعض without space
+
+287
+00:23:12,000 --> 00:23:18,210
+بينهمقدرس قيمة string literal هو نفس الأحرف
+
+288
+00:23:18,210 --> 00:23:23,130
+المكونة لل .. لل string بس بتشيل الاش ال quotation
+
+289
+00:23:23,130 --> 00:23:30,650
+marks لو في double quotation ورا بعض يعني بيعتبروا
+
+290
+00:23:30,650 --> 00:23:35,090
+اش واحدة فهذا يعتبر قيمة اش اللي هو ال string
+
+291
+00:23:35,090 --> 00:23:39,010
+literal ال link تبع ال string literal هو عدد ال
+
+292
+00:23:39,010 --> 00:23:41,530
+characters اللي في ال sequence المكونة لل .. هذا
+
+293
+00:23:41,530 --> 00:23:53,350
+بعد ما تشيل طبعا اشاللي هي ال double quotes إذا
+
+294
+00:23:53,350 --> 00:23:57,630
+أنت محتاج تعمل singletary لازم يكون في سطر واحد
+
+295
+00:23:57,630 --> 00:24:03,370
+مرات بدنا نطلع مثلا some message على ال screen
+
+296
+00:24:03,370 --> 00:24:06,110
+بتكون طويلة كتير it cannot fit in one line
+
+297
+00:24:06,110 --> 00:24:08,450
+singletary يعني طب مش شايفك ولا في الحقيقة إيش
+
+298
+00:24:08,450 --> 00:24:13,670
+بتسويممكن يعني اتجزئها و تعملها concatenation
+
+299
+00:24:13,670 --> 00:24:18,770
+باستخدام ال concatenation إيهش في operator بتعمل
+
+300
+00:24:18,770 --> 00:24:21,910
+في الأول substring و كمان substring و بعدين
+
+301
+00:24:21,910 --> 00:24:24,390
+concatenate فبيطلع كله أجل من إيهش من سطر مش هيك
+
+302
+00:24:24,390 --> 00:24:26,230
+ولا كل واحد اللي حال .. تعتبر أجل إيهش كل واحد
+
+303
+00:24:26,230 --> 00:24:29,710
+اللي حال ال statement فاصلة صفة ال statement بقى و
+
+304
+00:24:29,710 --> 00:24:36,380
+بعدين بتعمل concatenationتمام؟ لكن إنه ال string
+
+305
+00:24:36,380 --> 00:24:46,420
+letter الواحد يتخطى سطر ما هوش مسموح، تمام؟
+
+306
+00:24:46,420 --> 00:24:51,000
+طيب ال
+
+307
+00:24:51,000 --> 00:24:54,280
+character string letter عبارة عن string letter
+
+308
+00:24:54,280 --> 00:24:57,080
+مكونة فقط إيش من .. من characters
+
+309
+00:25:04,620 --> 00:25:07,580
+زي مثلا ال message ال string literal اللي بيقوله
+
+310
+00:25:07,580 --> 00:25:12,780
+قدامك هتستفيد ممكن تستخدم character ال string
+
+311
+00:25:12,780 --> 00:25:16,880
+literal بإنك تعمل assignment ل standard logic
+
+312
+00:25:16,880 --> 00:25:21,320
+vector بس بشرط أن يكون كل character داخلك تركيب ال
+
+313
+00:25:21,320 --> 00:25:23,800
+string من ال characters المسمحين في ال standard
+
+314
+00:25:23,800 --> 00:25:28,800
+logic التسع اللي احنا عارفينه لذلك assignment من
+
+315
+00:25:28,800 --> 00:25:37,160
+.. زي هذه is okay مش هيكفهذا string literal وكون
+
+316
+00:25:37,160 --> 00:25:40,760
+من characters فقط و ال characters هدول تبقى كل
+
+317
+00:25:40,760 --> 00:25:44,660
+واحدة منهم zzz من التسعة تبعه من ال standard logic
+
+318
+00:25:44,660 --> 00:25:51,140
+vector اللي احنا عارفينه ف it is valid ال
+
+319
+00:25:51,140 --> 00:25:55,160
+bit string literal بحالة
+
+320
+00:25:55,160 --> 00:26:00,420
+خاصة من ال string literal نستخدمها لتمثيل ال bit
+
+321
+00:26:00,420 --> 00:26:07,740
+valuesك binary او octal او hexadecimal الكائكترات
+
+322
+00:26:07,740 --> 00:26:11,160
+المسموح تستخدمهم في ال bit string letter هم
+
+323
+00:26:11,160 --> 00:26:18,080
+التالية ال digits zero to nine و الأحرف small من a
+
+324
+00:26:18,080 --> 00:26:25,220
+لf او capital من a لf ولكن لازم ال bit string
+
+325
+00:26:25,220 --> 00:26:31,610
+letter تصبيقها some prefix اما بييعني binary او O
+
+326
+00:26:31,610 --> 00:26:39,270
+يعني اكتر او X لليه؟ لل X decimal سواء lower case
+
+327
+00:26:39,270 --> 00:26:42,490
+او upper case it works يعني بنفع بدل capital B
+
+328
+00:26:42,490 --> 00:26:46,910
+تستخدم small b او small a او small x ما تفرجش
+
+329
+00:26:52,610 --> 00:26:56,850
+قلتلي لو انت استخدمت جابه اللي هقل بيه لازم ال
+
+330
+00:26:56,850 --> 00:27:00,030
+characters يكون مسموح في ال string يا zero و يا
+
+331
+00:27:00,030 --> 00:27:05,330
+واحد لو اقتل الأرقام من صفر لسبعة هذا واسم يديلك
+
+332
+00:27:05,330 --> 00:27:10,950
+error يعني لو جايله انا اقتل او و بعدين double
+
+333
+00:27:10,950 --> 00:27:15,390
+quotation و كتابة أحرف في إشي منها مش من الأرقام
+
+334
+00:27:15,390 --> 00:27:18,390
+من صفر لسبعة you must accept ويقولك في عندك
+
+335
+00:27:18,390 --> 00:27:22,900
+problem تمام؟ يعني انت جايلي اقتلو كده بالنسبة
+
+336
+00:27:22,900 --> 00:27:27,360
+للهيكس الهيكس الأرقام من صفر لتسعة والأحو من A to
+
+337
+00:27:27,360 --> 00:27:36,260
+F Small أو Capital جدّيش
+
+338
+00:27:36,260 --> 00:27:44,300
+قيمة ال bit string ال bit string لو هي binary
+
+339
+00:27:44,300 --> 00:27:49,320
+عادية قيمتها نفس الكعكس اللي كنا نقلها بعد ما نشيل
+
+340
+00:27:49,320 --> 00:27:53,450
+ال double cost طبعالكن اذا كانت اكتل بعد ما تفرد
+
+341
+00:27:53,450 --> 00:27:57,150
+كل رقم منهم الى تلاتة بيتز بيظهر لك باينالي سينج
+
+342
+00:27:57,150 --> 00:28:01,150
+في الاخر مشاك و لا هذه قيمة الصين لو كانت هكسا
+
+343
+00:28:01,150 --> 00:28:05,370
+ديسمال بعد ما تفرد كل جيت الى كام بيت الى أربع
+
+344
+00:28:05,370 --> 00:28:15,330
+بيتز هذه هي القيمة تبعت��ا لو
+
+345
+00:28:15,330 --> 00:28:19,860
+قلنا في اندي سيجنال اسمه addressو هذه كانت
+
+346
+00:28:19,860 --> 00:28:27,940
+standard logic vector و تمانية bits statement زي
+
+347
+00:28:27,940 --> 00:28:32,320
+هذه is valid شوف هنا لو ادس بيساوي بيه يعني ايش
+
+348
+00:28:32,320 --> 00:28:38,080
+binary ولكن بما انه binary تلاحظ على ال characters
+
+349
+00:28:38,080 --> 00:28:42,000
+اللي جوا ال double cross اختصر عليش على ال zero و
+
+350
+00:28:42,000 --> 00:28:42,860
+ال واحد
+
+351
+00:28:46,260 --> 00:28:51,920
+لأنه أنا جايل و اياش بيناري هنا لو ادس بيساوي X
+
+352
+00:28:51,920 --> 00:28:57,020
+يعني هيش هكسة decimal طب عد في الأول هذول كام بت
+
+353
+00:28:57,020 --> 00:29:00,020
+لو عديت هتلاقيهم كام تمانية و تالي المفروض يعني
+
+354
+00:29:00,020 --> 00:29:03,360
+يكون length يكون كام عشان يكون compatible تكون it
+
+355
+00:29:03,360 --> 00:29:11,340
+is valid ال statement هذي الرقم ال string هذي هكس
+
+356
+00:29:11,340 --> 00:29:15,860
+مش هيك ولا بيت ال string letterو الأرقام اللي جيها
+
+357
+00:29:15,860 --> 00:29:22,560
+المخوذ ينظر علي انها X لإنه جاله هنا X و بعدين كل
+
+358
+00:29:22,560 --> 00:29:27,880
+رقم هدول بنفرض بيصير كام بيت؟ أربع الساعة تصير
+
+359
+00:29:27,880 --> 00:29:32,680
+0111 و تسعة 1001 دي اللي كتبنا باسم شاكوها ده
+
+360
+00:29:32,680 --> 00:29:42,840
+معناته هذي برضه is valid لكن statement زي هذه is
+
+361
+00:29:42,840 --> 00:29:43,540
+not valid
+
+362
+00:29:46,610 --> 00:29:49,990
+لش؟ يعني هادى نفسها لحالها ال expression is okay
+
+363
+00:29:49,990 --> 00:29:55,830
+valid لكن ال assignment على بعض is invalid لش؟
+
+364
+00:29:55,830 --> 00:30:03,650
+عظيم،
+
+365
+00:30:03,650 --> 00:30:10,590
+تمام؟ لأن هذا أكتر، الواحد كان بتعتبر تلت
+
+366
+00:30:11,920 --> 00:30:14,920
+تلاتة في تلاتة تسعة و هنا ال link تبقى و كام
+
+367
+00:30:14,920 --> 00:30:19,080
+تمانية معناته مش مظبوطة ال assignment ك assignment
+
+368
+00:30:19,080 --> 00:30:22,900
+لكن هلأ لحظة ال exhibition is ايش فمش مشكلة لكن
+
+369
+00:30:22,900 --> 00:30:29,860
+على بعض هصارت مش مظبوطة ممكن تحط في ال bit
+
+370
+00:30:29,860 --> 00:30:35,840
+regulators ال under score واحدة او اكتر بيسهل
+
+371
+00:30:35,840 --> 00:30:37,980
+قراية الرقم
+
+372
+00:30:39,460 --> 00:30:47,080
+بس ال point انه ماتحطش two underscores ورا بعض ال
+
+373
+00:30:47,080 --> 00:30:50,760
+underscores في البيت stringinator مابيخشوش في
+
+374
+00:30:50,760 --> 00:30:57,160
+القيمة تكوين القيمة بتاع ال string بس هديقلنا كبني
+
+375
+00:30:57,160 --> 00:31:08,240
+أدمين ك human عشان نعرف نجرها بسهولةتلاحظ هنا
+
+376
+00:31:30,080 --> 00:31:36,740
+هذا بيتسترنج لاترال طيب هذي invalid لأنه مش
+
+377
+00:31:36,740 --> 00:31:40,020
+underscore صار حسب الحساب هو أصلا لأنه هذي مش
+
+378
+00:31:40,020 --> 00:31:43,820
+بيتسترنج لاترال عادي تمام و ابتدائي يعتبر ال
+
+379
+00:31:43,820 --> 00:31:50,340
+underscore character بتخش في القيمة المحسبة على ال
+
+380
+00:31:50,340 --> 00:31:54,160
+string و أنا جاله هنا أيش اللي هو قادس ال standard
+
+381
+00:31:54,160 --> 00:31:58,480
+logic vector و مش مسموح ال underscore تكون أحد
+
+382
+00:31:58,480 --> 00:32:02,290
+القيمة تبعه مش هيك ولا يعنيو العدد .. اين هو كمان
+
+383
+00:32:02,290 --> 00:32:05,330
+العدد؟ سبعة دول كام؟ تسعة .. تسعة .. بينما هنا ..
+
+384
+00:32:05,330 --> 00:32:09,810
+هنا كام؟ تسعة تمام .. فبالتالي مش .. مش مظبوط ..
+
+385
+00:32:09,810 --> 00:32:19,810
+مش هيك ولا .. okay ال
+
+386
+00:32:19,810 --> 00:32:24,870
+literal بقولك مالوش type يعني بشكل صاروخ .. صريح
+
+387
+00:32:26,230 --> 00:32:29,710
+والتالي الـ composite letter يعني بحدد نوعه حسب
+
+388
+00:32:29,710 --> 00:32:36,070
+وين هو مستخدم طبعا طلع
+
+389
+00:32:36,070 --> 00:32:42,010
+المثال التالي لو قلنا ال X is a signal bit vector
+
+390
+00:32:42,010 --> 00:32:49,630
+تمانية bits و ال Y standard vector تمانية bits ال
+
+391
+00:32:49,630 --> 00:32:54,770
+assignments هدول ال X بيساوي binary كذا في الحالة
+
+392
+00:32:54,770 --> 00:32:55,030
+هذه
+
+393
+00:32:57,900 --> 00:33:04,800
+اعتبر الـ String هذه ايش نوعها؟ بت ايش؟
+
+394
+00:33:04,800 --> 00:33:09,040
+بت vector لأن ال X ايش نوعه؟ بت vector بينما هنا
+
+395
+00:33:09,040 --> 00:33:12,920
+اعتبرها ايش؟ Structural vector من غير اي عملية
+
+396
+00:33:12,920 --> 00:33:16,680
+تحويل ولا اي شيء فبالتالي اللي بيحدد ال type تبعها
+
+397
+00:33:16,680 --> 00:33:20,800
+ال final use تمام؟ وانت مستخدمها تمام ولا؟ كيف
+
+398
+00:33:20,800 --> 00:33:26,140
+مستخدمها؟ هنا ال string هذه اعتبرها بت vector لأن
+
+399
+00:33:26,140 --> 00:33:31,890
+ال X ايش؟بينما هنا اعتبارها standard و vector لان
+
+400
+00:33:31,890 --> 00:33:34,330
+ال wire standard و الكياش ال vector عادي المقصود
+
+401
+00:33:34,330 --> 00:33:41,850
+بال statement عادي ال
+
+402
+00:33:41,850 --> 00:33:48,210
+composite constant عبارة عن constant بيكون قرية او
+
+403
+00:33:48,210 --> 00:33:48,850
+record
+
+404
+00:33:57,720 --> 00:34:01,500
+بس لو انت عندها constant و ال type بتاعه كان
+
+405
+00:34:01,500 --> 00:34:08,720
+unconstant قرري ال type لازم طبعا تحدد ال .. ال
+
+406
+00:34:08,720 --> 00:34:11,220
+bounds او هنقول ال bounds تبعته بيتحدد من القيم
+
+407
+00:34:11,220 --> 00:34:13,200
+اللي قديتها بما ان ال constant بيقفت و initialized
+
+408
+00:34:13,200 --> 00:34:17,880
+مش هيك واضح اقوله ال initialization كأنك ضمن تحددت
+
+409
+00:34:17,880 --> 00:34:21,660
+ال bounds تبعته ياش اللي هو ال constant يعني زي
+
+410
+00:34:21,660 --> 00:34:25,740
+مثلا انا جاي اقوله constant pattern ال pattern ياش
+
+411
+00:34:25,740 --> 00:34:30,610
+is constantوإيش ان هو astrology vector astrology
+
+412
+00:34:30,610 --> 00:34:34,470
+vector في الأصل is unconstraint بس هي بيبقى
+
+413
+00:34:34,470 --> 00:34:36,930
+unconstraint لازم اديله وياش القيمة شوفوا القيمة
+
+414
+00:34:36,930 --> 00:34:44,670
+القيمة هاد ال string القيمة هاد مش هيك بس في
+
+415
+00:34:44,670 --> 00:34:50,790
+القيمة
+
+416
+00:34:50,790 --> 00:34:57,400
+هاد تمامالـ length تبع ال pattern اللي جيت اللي هي
+
+417
+00:34:57,400 --> 00:35:04,760
+كام character اللي هم وها ده و ال length هيعتبره
+
+418
+00:35:04,760 --> 00:35:13,240
+بيبدأ من zero لغاية كام لغاية سبعة طبعا كيف؟ ايه
+
+419
+00:35:13,240 --> 00:35:17,320
+نعم بيعتبره
+
+420
+00:35:17,320 --> 00:35:22,560
+ascendingدالك إذا أنت بديعك .. بديعك هي descending
+
+421
+00:35:22,560 --> 00:35:28,820
+بديعك لأ بديعك يعني تعمل اللي هي subtype من ال
+
+422
+00:35:28,820 --> 00:35:31,220
+signs of vector و تخليه descending و تعمل ال
+
+423
+00:35:31,220 --> 00:35:34,020
+subtype constant و بعدين في ال constant تديله
+
+424
+00:35:34,020 --> 00:35:36,840
+القيمة اللي بديها ساعتها اعتبره ال .. ال
+
+425
+00:35:36,840 --> 00:35:43,260
+descending تمام؟ لكن بالشكل هذا هعتبرش انه ايش؟
+
+426
+00:35:43,260 --> 00:35:50,790
+انه ال sendingطبعا؟ okay هو يبدأ من كام؟ من Zero
+
+427
+00:35:50,790 --> 00:35:53,950
+ليش بدأ من Zero؟ لإن هو قال في الصينجوك فيكتور it
+
+428
+00:35:53,950 --> 00:35:57,310
+is natural مش هيكوية لأ natural إذا انتوا فاكرين
+
+429
+00:35:57,310 --> 00:36:04,170
+natural okay ماشي ال
+
+430
+00:36:04,170 --> 00:36:12,850
+integer types ال
+
+431
+00:36:12,850 --> 00:36:18,170
+integer typeطبعاً types بتاخد whole numbers يعني
+
+432
+00:36:18,170 --> 00:36:24,890
+أرقام صحيحة some range ال syntax تعمل integer type
+
+433
+00:36:24,890 --> 00:36:31,270
+بالشكل هذه إذا
+
+434
+00:36:31,270 --> 00:36:35,550
+هتعمل integer type تكتب كلمة type و بعدين الاسم
+
+435
+00:36:35,550 --> 00:36:41,910
+تبعه آية الفاية is range و some range ال range إما
+
+436
+00:36:41,910 --> 00:36:44,070
+أنه simple expression to simple expression
+
+437
+00:36:49,900 --> 00:36:52,940
+أو simple expression down to simple expression
+
+438
+00:36:52,940 --> 00:37:01,820
+بهيك انك بتكون بتعرف integer type و بالتالي
+
+439
+00:37:01,820 --> 00:37:06,800
+الارقام
+
+440
+00:37:06,800 --> 00:37:10,740
+اللي بتكون في ال type هي جميع ال whole numbers
+
+441
+00:37:10,740 --> 00:37:13,760
+المحصورة بين الرقم الأولاني اللي هنا اللي بيحدث في
+
+442
+00:37:13,760 --> 00:37:16,280
+شهادة لغاية الرقم اشهر الأخير included inclusive
+
+443
+00:37:16,280 --> 00:37:22,710
+تم��م ولا؟ inclusiveو ال exceptions هنا should
+
+444
+00:37:22,710 --> 00:37:26,130
+evaluate to integers في الأخر ماينفعش ت evaluate
+
+445
+00:37:26,130 --> 00:37:29,210
+to float أو كذا أو إيش تمام should evaluate to إيش
+
+446
+00:37:29,210 --> 00:37:32,070
+يعني قيمة كل exception لما يجي يحسب ال compiler
+
+447
+00:37:32,070 --> 00:37:39,390
+يجي إيه إيش يجي إنتجر طلع على المثال التالي جالك
+
+448
+00:37:39,390 --> 00:37:47,910
+type 10 أيه سماه؟ 10 is range 0 to 9 مع أن 10 هذا
+
+449
+00:37:47,910 --> 00:37:53,540
+is an integer typeماذا يعني انتجارية؟ يعني لو انا
+
+450
+00:37:53,540 --> 00:37:57,560
+عرفت object نوع 10 ماينفعش لغاية ياخد أرقام
+
+451
+00:37:57,560 --> 00:38:00,340
+انتجارة بس محصولين في ال range من 0 لغاية كام
+
+452
+00:38:00,340 --> 00:38:08,440
+لغاية 9 لو قلت له type digit هذا برضه انتجار type
+
+453
+00:38:08,440 --> 00:38:15,500
+is range 0 to 9 هل ال .. ال .. ال 10 هذي
+
+454
+00:38:20,380 --> 00:38:26,360
+زي ال digit و لا مختلفة هل يعتور ده ال same type
+
+455
+00:38:26,360 --> 00:38:30,280
+لأ
+
+456
+00:38:30,280 --> 00:38:34,280
+لو different names بيعمل نفس ال ranges شوف المثال
+
+457
+00:38:34,280 --> 00:38:41,140
+هذا لو قلنا signal x و y 10 نوعهم ايه؟ 10 و ال
+
+458
+00:38:41,140 --> 00:38:48,560
+digit f و g digit هي لو قلت x بيسوي y الاتنين ايه
+
+459
+00:38:48,560 --> 00:38:54,120
+نوعهم؟it is valid لكن لو قلت x بيساوي g بعد ال x
+
+460
+00:38:54,120 --> 00:38:59,080
+تن و ال g digit this is invalid لو different إيهاش
+
+461
+00:38:59,080 --> 00:39:02,360
+type البالغ هو بيفرج بال type مزار الإسم اختلف
+
+462
+00:39:02,360 --> 00:39:05,960
+خلاص different إيهاش different type هل أصلا هم
+
+463
+00:39:05,960 --> 00:39:12,240
+مشتركين بال base type ال 10 و ال digit؟ لأ احنا
+
+464
+00:39:12,240 --> 00:39:14,140
+بتقول integer هو integer type هل جيت أوريك اللي زي
+
+465
+00:39:14,140 --> 00:39:15,160
+أي شيء تاني؟
+
+466
+00:39:23,590 --> 00:39:26,470
+معناته بيعتبرهم different types على رغم انه القيام
+
+467
+00:39:26,470 --> 00:39:32,130
+المكون لكل type نفس القيام من صفر لتسعة نشوف الـ
+
+468
+00:39:32,130 --> 00:39:36,750
+Predefined integer type الـ Predefined type اللي
+
+469
+00:39:36,750 --> 00:39:41,970
+اسمه integer المعرفين ان بس اللي هو ال integer
+
+470
+00:39:41,970 --> 00:39:46,950
+type و range تبعه typically بيكون من الرقم هذا
+
+471
+00:39:46,950 --> 00:39:50,770
+لغاية الرقم هذا على اعتبار كام bit ال machine ال
+
+472
+00:39:50,770 --> 00:39:56,290
+machine كام bitالتانية و تلاتين بيتز تمام بتاع
+
+473
+00:39:56,290 --> 00:39:59,490
+اللي بيبثلك الأرقام بتوز compliment في ال range
+
+474
+00:39:59,490 --> 00:40:03,310
+اللي هي من الرقم اللي كانت و هنا لرقم اللي كانت
+
+475
+00:40:03,310 --> 00:40:07,230
+طبعا you know how to find this number مشاكلة لو
+
+476
+00:40:07,230 --> 00:40:10,990
+عندك مثلا تمانية
+
+477
+00:40:10,990 --> 00:40:14,810
+بيتز بيقول الأرقام من minus 256 لغاية متين و كام
+
+478
+00:40:14,810 --> 00:40:20,490
+خمسة و خمسين ال minus 256 اللي جاه من ويناللي هي
+
+479
+00:40:20,490 --> 00:40:27,850
+ال .. ال minus اتنين اقصى اتنين اس واحد و تلاتين
+
+480
+00:40:27,850 --> 00:40:32,090
+مظبوط ولا ال minus من ستة و خمسين اللي هي two to
+
+481
+00:40:32,090 --> 00:40:36,050
+the power eight بس عندك minus جابل اللي هو ال ..
+
+482
+00:40:36,050 --> 00:40:39,910
+الاتنين مشاكل ولا التان و خمس و خمسين اللي هي ال
+
+483
+00:40:39,910 --> 00:40:42,830
+positive اللي هي اتنين اقصى تمانية minus اش minus
+
+484
+00:40:42,830 --> 00:40:46,730
+.. minus واحد ماشي الحال okay ماشي
+
+485
+00:40:55,020 --> 00:40:58,860
+من أول بقولها ال تمانية بيتز تمام ال متين و خمسون
+
+486
+00:40:58,860 --> 00:41:04,700
+منين أجت ال متين و خمسة و خمسين اللي
+
+487
+00:41:04,700 --> 00:41:11,120
+هي اتنين قص تمانية مظبوط minus واحد مش شايف واحد
+
+488
+00:41:11,120 --> 00:41:15,480
+انا okay والمتين وستة و خمسين بال negative اللي هي
+
+489
+00:41:15,480 --> 00:41:20,820
+اتنين minus اتنين قص تمانية مظبوط اه مظبوط مش شايف
+
+490
+00:41:20,820 --> 00:41:22,780
+واحد تمام okay
+
+491
+00:41:24,640 --> 00:41:29,220
+في الكتاب أيضا مش مظبوط أيضا مش مظبوط يعني okay
+
+492
+00:41:29,220 --> 00:41:32,760
+ماشي وبتالي على مستوى تلت البيت احسب نفس الطريقة
+
+493
+00:41:32,760 --> 00:41:38,140
+تلت البيت تلت البيت تمام نفس ايش اللي هو الطريقة
+
+494
+00:41:38,140 --> 00:41:46,220
+ال
+
+495
+00:41:46,220 --> 00:41:49,780
+type اللي اسمه integer معرف في ال package اللي هي
+
+496
+00:41:49,780 --> 00:41:55,640
+standard شوف كده في معرف type integer isRange ومن
+
+497
+00:41:55,640 --> 00:42:00,800
+ثم يقول لك implementation defined لو هو ال integer
+
+498
+00:42:00,800 --> 00:42:03,780
+أربعة بايس يكون تقريبا ال range اللي هو هذا
+
+499
+00:42:03,780 --> 00:42:07,640
+otherwise لو أكتر أو أقل حسب ال machine اللي شغال
+
+500
+00:42:07,640 --> 00:42:15,980
+عليها ال compiler بس الحالة
+
+501
+00:42:15,980 --> 00:42:21,300
+شوف
+
+502
+00:42:21,300 --> 00:42:25,750
+فاجأت لما تعمل حاجة زي كدههلجيت هذا معرف ال
+
+503
+00:42:25,750 --> 00:42:31,730
+integer ك type ممكن تعمل منه subtype هاي ال
+
+504
+00:42:31,730 --> 00:42:37,250
+subtype سماها ايه؟ ten فخلّي بالك التن هذا غير عن
+
+505
+00:42:37,250 --> 00:42:41,430
+التن الفاتر هداك type كان هدا ال page type هلجيت
+
+506
+00:42:41,430 --> 00:42:46,990
+ten ايه ال page تبعه؟ integer ولكن عرحات
+
+507
+00:42:46,990 --> 00:42:53,460
+constraintيعني اخد just one subset من ال range تبع
+
+508
+00:42:53,460 --> 00:42:57,760
+ال integer الكبير احد القيال مصيره لغاية كام لغاية
+
+509
+00:42:57,760 --> 00:43:03,760
+تسعة ال digit هنا is integer مصيره لغاية كام تسعة
+
+510
+00:43:03,760 --> 00:43:07,040
+طيب هعمل two sub types خلينا نشوف ال statements
+
+511
+00:43:07,040 --> 00:43:09,540
+التالية لو انا عندي
+
+512
+00:43:13,580 --> 00:43:16,960
+الـ X و الـ Y 10 الـ type الجديد هذا طلعت أضاف ال
+
+513
+00:43:16,960 --> 00:43:19,160
+N هنا عشان يمزجوا عن ال .. عشان يمزجوا عن ال ..
+
+514
+00:43:19,160 --> 00:43:26,940
+اللي فات و ال F و ال G are digit لو قلت X بي سوى Y
+
+515
+00:43:26,940 --> 00:43:29,840
+it is okay لأنه نفس ال subtype مش إشكالية هنا
+
+516
+00:43:29,840 --> 00:43:33,720
+واضحة مش عاوزة يعني لكن لو جو .. لو قلتها ال gate
+
+517
+00:43:33,720 --> 00:43:38,710
+ال X بيسوى Gمظبوطة، مع انه different subtypes، ليش
+
+518
+00:43:38,710 --> 00:43:43,790
+تعتبرها مظبوطة؟ لأنه في مقارنة ال two size تبع ال
+
+519
+00:43:43,790 --> 00:43:48,450
+assignment بتطلع على مين؟ على ال base type، على ال
+
+520
+00:43:48,450 --> 00:43:51,410
+base ash، على ال base type، because ال subtypes
+
+521
+00:43:51,410 --> 00:43:54,290
+are different، لكن ال base تبعهم ash، إذا سمعتوا
+
+522
+00:43:54,290 --> 00:43:56,830
+ال ash، it is valid
+
+523
+00:44:04,140 --> 00:44:06,320
+إذا الـ integer type المعرف إلينا في ال VHDL هو
+
+524
+00:44:06,320 --> 00:44:13,100
+مين؟ بس مين؟ ال integer type ال predefined الوحيد
+
+525
+00:44:13,100 --> 00:44:19,140
+المعرف بال VHDL هو ياش ال integer صح؟ لكن معرفين
+
+526
+00:44:19,140 --> 00:44:25,180
+من ال integer some sub types زي ال نصر و الياش و
+
+527
+00:44:25,180 --> 00:44:29,750
+ال positive في ال package اللي اسمها standardو مار
+
+528
+00:44:29,750 --> 00:44:32,510
+علينا شو نشر كدا و ماعرفينه subtype نشر is integer
+
+529
+00:44:32,510 --> 00:44:38,170
+range مزيد و لغاية ايش integer بعد apostrophe high
+
+530
+00:44:38,170 --> 00:44:44,990
+في حاجة بيسموها attributes تمام لل types و لل
+
+531
+00:44:44,990 --> 00:44:48,590
+objects ايه ال attributes تمام من ال attributes
+
+532
+00:44:48,590 --> 00:44:50,970
+تبعت ال integer type مثلا تحط العلامة ال
+
+533
+00:44:50,970 --> 00:44:53,310
+apostrophe هذي و high بديلك اعلى رقم في ال type
+
+534
+00:44:53,310 --> 00:44:58,550
+هذي هذي قيمته على بعضه اعلى رقم في ال integer type
+
+535
+00:44:59,560 --> 00:45:07,980
+طبعاً طبعاً طبعا
+
+536
+00:45:07,980 --> 00:45:21,900
+طبعا طبعا طبعا
+
+537
+00:45:21,900 --> 00:45:23,180
+طبعا طبعا طبعا طبعا طبعا طبعا طبعا طبعا طبعا طبعا
+
+538
+00:45:23,180 --> 00:45:27,260
+طبعا طبعا طبعا طبعا طبعا طبعا طبعا طبعا طبعا طبعا
+
+539
+00:45:27,260 --> 00:45:27,260
+طبعا طبعا طبعا ط��عا طبعا طبعا طبعا طبعا طبعا طبعا
+
+540
+00:45:27,260 --> 00:45:27,260
+طبعا طبعا طبعا طبعا طبعا طبعا طبعا طبعا طبعا طبعا
+
+541
+00:45:27,260 --> 00:45:27,340
+طبعا طبعا طبعا طبعا طبعا طبعا طبعا طبعا طبعا طب
+
+542
+00:45:39,700 --> 00:45:44,140
+الأفضل لو انت بدلكش negative numbers مايستخدمش ال
+
+543
+00:45:44,140 --> 00:45:47,720
+integer لو ل some signal او some variable بدلكش كل
+
+544
+00:45:47,720 --> 00:45:50,940
+ال negative و ال positive you just need ال
+
+545
+00:45:50,940 --> 00:45:54,520
+positive او من زر و طالع تستخدم يا ال natural يا
+
+546
+00:45:54,520 --> 00:45:58,700
+ال positive عشان تسفيد من كل إيش، يا natural يا
+
+547
+00:45:58,700 --> 00:46:00,440
+إيش، يا positive
+
+548
+00:46:08,480 --> 00:46:15,340
+الـ decimal literals ال
+
+549
+00:46:15,340 --> 00:46:21,300
+decimal literals عبارة
+
+550
+00:46:21,300 --> 00:46:26,060
+عن integer ممكن تكون sequence of digits و تخلالهم
+
+551
+00:46:26,060 --> 00:46:29,300
+علامة ال explanation اللي هي علامة الأُس هذه ال E
+
+552
+00:46:29,300 --> 00:46:37,160
+ال base ملزمش تكتبوه ضمن ان يعتبراش عشان implicit
+
+553
+00:46:38,700 --> 00:46:41,480
+ممكن تحط underline كمان between adjectives and
+
+554
+00:46:41,480 --> 00:46:44,460
+adjectives عشان يخليه macro اكتر بيأثر على قيمته
+
+555
+00:46:44,460 --> 00:46:49,280
+يعني مثلا لما ادي لك ال example التالي ال one
+
+556
+00:46:49,280 --> 00:46:56,540
+hundred ممكن تكتبه كده يعتبر decimal مية اتلاحظ
+
+557
+00:46:56,540 --> 00:47:00,120
+انا مش كاتب ال base مش هيك و لا انا يبقى implied
+
+558
+00:47:00,120 --> 00:47:05,360
+decimal او one E اتنين يعني قصد واحد في عشر أقصر
+
+559
+00:47:05,360 --> 00:47:08,420
+اتنين او one E small اتنين برضه the same
+
+560
+00:47:12,800 --> 00:47:22,200
+الـ exponent مفروض ما يكونش فيها minus sign لما
+
+561
+00:47:22,200 --> 00:47:25,820
+تصير الرقم بدك تعمل على شكل exponent كده ماتحطش
+
+562
+00:47:25,820 --> 00:47:33,820
+minus sign ليش ماتحطش minus sign؟ بيصير float
+
+563
+00:47:33,820 --> 00:47:40,220
+بيصير float بطل انتجة بيصير float بطل رقم صحيح
+
+564
+00:47:43,100 --> 00:47:48,200
+فلوت يعني رقم ده و فلوت لأ
+
+565
+00:47:48,200 --> 00:47:52,940
+مش شرط يعني لو كتبت انا هنا في الأول الف ايه ما نص
+
+566
+00:47:52,940 --> 00:47:57,880
+اتنين لسه مش فلوت صح عشان يبقوا لما يلسوا .. عشان
+
+567
+00:47:57,880 --> 00:48:04,700
+يلسوا يعني مع بعض لأ انت عارف لو كتب minus هنا
+
+568
+00:48:04,700 --> 00:48:08,180
+فصلة ب minus حسين مش عارف جوصك انت بدك تطرح من
+
+569
+00:48:08,180 --> 00:48:11,200
+الرقم اللي جابله اتنينمتبقى لك بقولها هي اللي بدك
+
+570
+00:48:11,200 --> 00:48:16,340
+هي على بعض اللي هي one a minus اتنين معاه ولا لأ
+
+571
+00:48:16,340 --> 00:48:20,760
+ولو كنت تعجزتك انك تطرح بيطلع رجال اللي عياش فيه
+
+572
+00:48:20,760 --> 00:48:23,200
+عياش فيه syntax error ماينفعش يبدأ عياش ال
+
+573
+00:48:23,200 --> 00:48:27,100
+identifier ب numerical فجالك بيستخدم الارقام
+
+574
+00:48:27,100 --> 00:48:30,760
+ماتحطش ال exponent ممنوع يكون عياش بال negative
+
+575
+00:48:30,760 --> 00:48:34,340
+زبط الرقم هذا اللي جابله بحيث مايكونش عياش نيجاتيف
+
+576
+00:48:34,340 --> 00:48:38,040
+ان اعمل طبعا شركة ولا لأ تمام
+
+577
+00:48:40,520 --> 00:48:51,100
+Okay ماشي كيف؟ بنفس الاشي لو حطيت ايش لأ
+
+578
+00:48:51,100 --> 00:48:54,140
+مش مسموعة تحط قعد ال بين قوسين اللي لازم على طول
+
+579
+00:48:54,140 --> 00:48:59,480
+ورا ال okay
+
+580
+00:48:59,480 --> 00:49:05,360
+في base literal بيستخدم يعني بيكتب ال base بشكل
+
+581
+00:49:05,360 --> 00:49:13,250
+صريحال base ممكن يكون أي رقم من 2 لغاية ال 16 ال
+
+582
+00:49:13,250 --> 00:49:17,970
+number نفسه بتحطه between ال number signs اللي
+
+583
+00:49:17,970 --> 00:49:22,870
+هدول العلامة هذه نفس الرقم و ال base بتحطه جابله ك
+
+584
+00:49:22,870 --> 00:49:30,530
+prefix و لو في exponent بتحطها بعده بعد اللي هو
+
+585
+00:49:30,530 --> 00:49:36,390
+الرقمو ممكن تضع تعريف بين الـ adjectives عشان تجعل
+
+586
+00:49:36,390 --> 00:49:41,790
+المقروع بشكل أفضل و لو انت حاطى ال base و ال
+
+587
+00:49:41,790 --> 00:49:49,450
+exponent لازم تكتبوا بال decimal لازم
+
+588
+00:49:49,450 --> 00:49:55,130
+تكتبوا بال decimal يعني مثلا ال decimal مية ممكن
+
+589
+00:49:55,130 --> 00:50:00,230
+تكتبوا كده هذه فعلا تلاحظ العشرة هدر تعتبر ايه؟ ال
+
+590
+00:50:00,230 --> 00:50:00,570
+base
+
+591
+00:50:03,290 --> 00:50:05,790
+هذه ال base لأن الأرقام اللي داخلها تحتوى على
+
+592
+00:50:05,790 --> 00:50:11,330
+decimal ياش اللي هي مية او ممكن تكتب كده هنا اتنين
+
+593
+00:50:11,330 --> 00:50:16,710
+معناته ال base ياش ال binary لو انت الرقم هذي
+
+594
+00:50:16,710 --> 00:50:18,870
+هتلاقيه فعلا الكوبة اللي اتلاقيه ياش دا decimal
+
+595
+00:50:18,870 --> 00:50:25,690
+مية طبعا بما انه binary معناته لازم يكون binary هو
+
+596
+00:50:25,690 --> 00:50:28,610
+مشكلته لما ينفعش تستخدم أرقام أضادان اللي هو ال
+
+597
+00:50:28,610 --> 00:50:34,570
+zero and الواحدهنا برضه it is binary بس خلّا
+
+598
+00:50:34,570 --> 00:50:39,270
+readable أكتر حط ال underscore بينفع it works هنا
+
+599
+00:50:39,270 --> 00:50:45,110
+ال base is hexadecimal ستة عشرة ستة أربعة اللي هو
+
+600
+00:50:45,110 --> 00:50:52,830
+ال main تمام it works it
+
+601
+00:50:52,830 --> 00:50:53,270
+works
+
+602
+00:51:19,700 --> 00:51:24,860
+طلع على ال example التالي هنا بدي اعمل comparator
+
+603
+00:51:24,860 --> 00:51:28,680
+يعني ممكن غريب شوية هتلاقيه بال types اللي
+
+604
+00:51:28,680 --> 00:51:35,180
+استخدمها لل signals ال entity ال a in integer و ال
+
+605
+00:51:35,180 --> 00:51:40,340
+range من 0 ل 15 و ال b in integer فالعادة احنا
+
+606
+00:51:40,340 --> 00:51:44,840
+بيقول ال input و ال output standard logicalأو صحيح
+
+607
+00:51:44,840 --> 00:51:49,600
+ال vectors مش هيكوالان لكن ممكن تعمل كده و الوعيه
+
+608
+00:51:49,600 --> 00:51:52,980
+بزا ما هيقول هال gate من zero ل عيد خمستاشر و ال b
+
+609
+00:51:52,980 --> 00:51:56,620
+من zero ل عيد خمستاشر و ال equal حتى ماعملتش صح
+
+610
+00:51:56,620 --> 00:52:02,660
+بيعملها Boolean ال equal out is Boolean شوف ال
+
+611
+00:52:02,660 --> 00:52:06,640
+possessed comparator إذا ال a بيسوا بيه ال equal
+
+612
+00:52:06,640 --> 00:52:09,800
+بيصير true أدوات بيصير إيشفالش يعني ال code مافيش
+
+613
+00:52:09,800 --> 00:52:14,200
+فيه مشاكل بسيط جدا لكن التعليقات هي اللي هتكون
+
+614
+00:52:14,200 --> 00:52:17,500
+مفيدة
+
+615
+00:52:17,500 --> 00:52:27,920
+ال
+
+616
+00:52:27,920 --> 00:52:32,720
+اذا انت بتكتب code نهو تعمله with instances الافضل
+
+617
+00:52:32,720 --> 00:52:39,780
+مايستخدمش الالـ boolean و ال integer types لأنواع
+
+618
+00:52:39,780 --> 00:52:44,380
+ال parts ممكن تستخدموه ل internal local signals
+
+619
+00:52:44,380 --> 00:52:52,640
+داخلية ممكن تستخدموا ال internal أيش لكن لل parts
+
+620
+00:52:52,640 --> 00:52:59,060
+اللي هو بالتحديد مايستخدمش ال types هذه تمام هذه
+
+621
+00:52:59,060 --> 00:53:05,600
+أول شغلة ليش لأن انت لو استخدمت integer typeللـ
+
+622
+00:53:05,600 --> 00:53:08,220
+signal لما يجي يعمل ال synthesis كلها بيحولها في
+
+623
+00:53:08,220 --> 00:53:15,780
+الآخر ال a's ل standard logic vector ل standard
+
+624
+00:53:15,780 --> 00:53:18,880
+logic a's vector بيقدر يستوعب ال range تبع ال
+
+625
+00:53:18,880 --> 00:53:25,080
+integer تابع اللي انت مستخدمه يعني بمعنى هنا لما
+
+626
+00:53:25,080 --> 00:53:29,380
+يجي يحولك ال a هنا مش بيطلع بيشتغل ال code كلها
+
+627
+00:53:29,380 --> 00:53:31,520
+بعد ال post synthesis مش هيك و لا هو اللي عليه
+
+628
+00:53:31,520 --> 00:53:35,320
+بيعمل simulation في الآخربيحولك ال A الى standard
+
+629
+00:53:35,320 --> 00:53:41,620
+logic vector كم bit اربعة bit لان هنا ال maximum
+
+630
+00:53:41,620 --> 00:53:45,900
+لجهة عندك بكم؟ خمس عشر كان بي accommodated باربعة
+
+631
+00:53:45,900 --> 00:53:48,640
+bit ات موسط مش شكوه يعني فبيحول ال A الى standard
+
+632
+00:53:48,640 --> 00:53:52,020
+logic vector كم bit اربعة bit فانت من البداية
+
+633
+00:53:52,020 --> 00:54:00,100
+اتخلي بيش اتخلي اربعة اتخلي standard logic vector
+
+634
+00:54:01,130 --> 00:54:04,230
+أي نعم اي نعم الصندوق الفك��ة و ال link تبعه اربعة
+
+635
+00:54:04,230 --> 00:54:16,290
+bits دي اول حاجة انت
+
+636
+00:54:16,290 --> 00:54:19,790
+عارف ال integer اللي في الأساس كام bit اتنين و
+
+637
+00:54:19,790 --> 00:54:24,390
+تلاتين bits اذا هو unconstant فبالتالي لو انت قصرت
+
+638
+00:54:24,390 --> 00:54:29,600
+هستخدم integer type في ال designبتعمل حسابك ان ال
+
+639
+00:54:29,600 --> 00:54:34,460
+type اللي استخدمه يكون constraint لأجار ال range
+
+640
+00:54:34,460 --> 00:54:38,420
+يعني بمشي في الشوارع لأنه في الآخر كل واحد هتحول
+
+641
+00:54:38,420 --> 00:54:46,680
+إليه هدواز وبعض و signals طبعا إذا استخدمت integer
+
+642
+00:54:46,680 --> 00:54:50,460
+type سواء انت عامله بيدك او integer العادل عارفين
+
+643
+00:54:50,460 --> 00:54:55,280
+انها integer او natural او كده يعني
+
+644
+00:54:55,770 --> 00:55:01,290
+عمل type وخلّيه constraint وحدد ال range اللي انت
+
+645
+00:55:01,290 --> 00:55:04,550
+.. ال .. ال .. ال hardware حاشته اللي هي في الآخر
+
+646
+00:55:04,550 --> 00:55:08,850
+علشان each other لما يحاولوا ال hardware يختاروا
+
+647
+00:55:08,850 --> 00:55:11,070
+ال minimum و number و bits عشان يمثلك ال signal
+
+648
+00:55:11,070 --> 00:55:14,690
+هذي مش هيك و هذا ايه نعم يبقى ال show اللي انت بس
+
+649
+00:55:14,690 --> 00:55:15,990
+عندك ال maximum بقى اللي بقى اللي هتمشي على ال
+
+650
+00:55:15,990 --> 00:55:18,210
+signal الخمس عشر عشرة قيمتها يبقى اربعة بيست ليش
+
+651
+00:55:18,210 --> 00:55:19,130
+تخليها تلتين اصلا
+
+652
+00:55:22,530 --> 00:55:26,350
+في ناقش ال data tabs أنا مركز عليها كتير لأنه انت
+
+653
+00:55:26,350 --> 00:55:30,090
+كله في الأخر هيترجم ال hardware انت you are not
+
+654
+00:55:30,090 --> 00:55:32,370
+just writing some program على الجاعدة على ال
+
+655
+00:55:32,370 --> 00:55:35,730
+laptop و عليه مثلا كده جيجا في ال ram و ال .. و
+
+656
+00:55:35,730 --> 00:55:40,150
+الرقم ال flow ال double ال .. ال .. ال character
+
+657
+00:55:40,150 --> 00:55:43,270
+integer كده مش سائل انت مش هيك ولا .. و لو ان
+
+658
+00:55:43,270 --> 00:55:45,190
+المفروض كنت تسأل على فكرة حتى في ال programs
+
+659
+00:55:45,190 --> 00:55:48,050
+العادية بس لأنه انت usually you are writing some
+
+660
+00:55:48,050 --> 00:55:50,970
+programs ماكنوش تسألوالو تكتب application كبيرة و
+
+661
+00:55:50,970 --> 00:55:54,670
+كده، بتتطلع على every .. على كل byte بتحسبها،
+
+662
+00:55:54,670 --> 00:55:57,190
+ماببقى لك؟ حتى في test business كمان اتجرب،
+
+663
+00:55:57,190 --> 00:56:00,270
+مابردلتاش، مانا جربت مثلا مانا عملت standard logic
+
+664
+00:56:00,270 --> 00:56:04,170
+vector، غير ماعمل ال range تبعه، ذرع بتعطيه قيمة،
+
+665
+00:56:04,170 --> 00:56:08,280
+ماراضيش كله، لازم يكون عدد ال range هذا هيفاحنا we
+
+666
+00:56:08,280 --> 00:56:11,400
+are explaining every aspect في الكلام هذا لأنه
+
+667
+00:56:11,400 --> 00:56:13,640
+مفيد لازم يعرفها كلها ال details عشان لما يطلعلك
+
+668
+00:56:13,640 --> 00:56:15,700
+errors كله يعرفش ال قصة مش هيك ولا لا ليش بيصير
+
+669
+00:56:15,700 --> 00:56:18,840
+ايش اللي بيصير مش هيك ولا لا عشان مايكونش كمان
+
+670
+00:56:18,840 --> 00:56:21,660
+تصحيك للخطأ او مجرد trial and error طب خلي هاد كده
+
+671
+00:56:21,660 --> 00:56:23,940
+كده زبطت ليش زبطت مش عارف ايه بالضبط بحيث بعد
+
+672
+00:56:23,940 --> 00:56:26,280
+أسبوع يمكن نسهر مش هيك ولا لا لكن لازم تيعرف
+
+673
+00:56:26,280 --> 00:56:28,880
+الأساس كيف الموضوع أنت بتعمل هذا ال .. لازم تيعرف
+
+674
+00:56:28,880 --> 00:56:32,240
+كل شيء okay ماشي طيب
+
+675
+00:56:56,870 --> 00:57:01,850
+ماشي لما تي تكتب code طبعا بتكتب ال entity مش هيك
+
+676
+00:57:01,850 --> 00:57:05,450
+ولا في ال entity اللي بيكون في path بتدي كل port
+
+677
+00:57:05,450 --> 00:57:11,180
+اللي هي some typeمرات بنستخدم types .. types
+
+678
+00:57:11,180 --> 00:57:15,100
+نسميها إيه لك هنا abstract types بحيث بيسهل ال ..
+
+679
+00:57:15,100 --> 00:57:23,480
+ال coding لكن ال .. اللي بيصير انه بما أنه انت في
+
+680
+00:57:23,480 --> 00:57:26,960
+الغالب هتعمل ال tenses لازم تف��ر جيدا في .. في ..
+
+681
+00:57:26,960 --> 00:57:30,080
+في اختيارك لل .. او في .. في انك تستخدم ال
+
+682
+00:57:30,080 --> 00:57:34,430
+abstract types زي ما هنشوف هال gateلأن الـ
+
+683
+00:57:34,430 --> 00:57:43,350
+Abstract type في الأخر يحول إلى types أخرى لأن
+
+684
+00:57:43,350 --> 00:57:46,310
+في الأخر الـ type لازم يكون بيتمثل على ويرتز أو
+
+685
+00:57:46,310 --> 00:57:51,890
+على sixdes مش هيك بيحولك في الأخر هتلاقي ان بيحولك
+
+686
+00:57:51,890 --> 00:57:54,210
+كل ال types ل standard logic vector أو standard
+
+687
+00:57:54,210 --> 00:57:59,210
+logic المثال
+
+688
+00:57:59,210 --> 00:57:59,710
+اللي فات
+
+689
+00:58:05,770 --> 00:58:12,250
+كان ال declaration بالشكل التالي ال a integer و ال
+
+690
+00:58:12,250 --> 00:58:19,310
+b هدول abstract تمام و هدا برضه abstract ال thesis
+
+691
+00:58:19,310 --> 00:58:24,570
+لما يعملك ال code اللي بيطلع منه بيستبد ال entity
+
+692
+00:58:24,570 --> 00:58:29,650
+هدي بال entity هدي طبعا تحولك ال a ل مين ال
+
+693
+00:58:29,650 --> 00:58:32,830
+standard vector و ال b ال standard vector و ال
+
+694
+00:58:32,830 --> 00:58:37,470
+equal تحولها إلى standard logicعشان يقدر يقدر
+
+695
+00:58:37,470 --> 00:58:41,790
+يعملك hardware فانت من الأساس كأنا عرفته صارتش و
+
+696
+00:58:41,790 --> 00:58:43,490
+قولتله رايحت راسك حتى في سبب أجواء كمان راجيت
+
+697
+00:58:43,490 --> 00:58:49,390
+هقولك عليها كمان تمام؟ حاجات في سبب أجواء يعني as
+
+698
+00:58:49,390 --> 00:58:52,450
+long as ال issue بدوش منها تدخل مش مشكلة اللي يعمل
+
+699
+00:58:52,450 --> 00:58:55,630
+التحويل main الcessor و ال tools يعني هالجيت
+
+700
+00:58:55,630 --> 00:58:58,570
+هتلاقي لو خليتها زي ما هي هتغلبك في ال test
+
+701
+00:58:58,570 --> 00:59:01,230
+benches في ال test يعنى ايش؟ Benches
+
+702
+00:59:05,660 --> 00:59:08,760
+طب من وين هو قرر انه هنا تساندر جوجل كنتر تلاتة
+
+703
+00:59:08,760 --> 00:59:14,740
+down to zero من ال range of values
+
+704
+00:59:14,740 --> 00:59:18,000
+من 0 إلى 11 بدها ياش 4 بس فهنا قرر بده ياش بده 4
+
+705
+00:59:18,000 --> 00:59:23,480
+بس ال minimum ال minimum استخدم ياش ال minimum و
+
+706
+00:59:23,480 --> 00:59:27,720
+تلاحظ انه ال boolean حوله لياش ل standard logic
+
+707
+00:59:32,490 --> 00:59:36,310
+إذا قلنا ال data types بيجسموهم لانواعين abstract
+
+708
+00:59:36,310 --> 00:59:43,310
+و non-abstract ال non-abstract هي عبارة عن ال
+
+709
+00:59:43,310 --> 00:59:45,830
+target المستخدم بمثل شجرة عشان يمسك الشجرة و يطلع
+
+710
+00:59:45,830 --> 00:59:51,810
+علي ال wires وهذه فيها عبارة بتشمل ال logic and
+
+711
+00:59:51,810 --> 00:59:58,590
+logic vectorالـ Abstract عبارة عن الـ tiles لازم
+
+712
+00:59:58,590 --> 01:00:02,830
+يحوّل الشجر إلى إيه؟ إلى non-abstract عشان نقدر
+
+713
+01:00:02,830 --> 01:00:04,930
+يمثل أو يعمل الـ get level netless مش هيكفه يعني
+
+714
+01:00:04,930 --> 01:00:11,570
+طلع
+
+715
+01:00:11,570 --> 01:00:15,690
+التابل التاني هدول
+
+716
+01:00:15,690 --> 01:00:22,210
+اللي ناحية الشمال abstract bit لو استخدمت في
+
+717
+01:00:22,210 --> 01:00:23,670
+design bit بيحاولوا على طول إيه؟
+
+718
+01:00:27,290 --> 01:00:29,550
+بتفكتر logic vector بوليان logical vector بوليان
+
+719
+01:00:29,550 --> 01:00:30,550
+logical vector بوليان logical vector بوليان
+
+720
+01:00:30,550 --> 01:00:32,130
+logical vector بوليان logical vector بوليان
+
+721
+01:00:32,130 --> 01:00:35,130
+logical vector بوليان logical vector بوليان
+
+722
+01:00:35,130 --> 01:00:35,170
+logical vector بوليان logical vector بوليان
+
+723
+01:00:35,170 --> 01:00:35,530
+logical vector بوليان logical vector بوليان
+
+724
+01:00:35,530 --> 01:00:35,890
+logical vector بوليان logical vector بوليان
+
+725
+01:00:35,890 --> 01:00:36,030
+logical vector بوليان logical vector بوليان
+
+726
+01:00:36,030 --> 01:00:36,250
+logical vector بوليان logical vector بوليان
+
+727
+01:00:36,250 --> 01:00:36,290
+logical vector بوليان logical vector بوليان
+
+728
+01:00:36,290 --> 01:00:37,310
+logical vector بوليان logical vector بوليان
+
+729
+01:00:37,310 --> 01:00:39,210
+logical vector بوليان logical vector بوليان
+
+730
+01:00:39,210 --> 01:00:42,390
+logical vector بوليان logical vector بوليان
+
+731
+01:00:42,390 --> 01:00:47,430
+logical vector بوليان logical vector بوليان
+
+732
+01:00:47,430 --> 01:00:49,530
+logical vector بوليان logical vector بوليان
+
+733
+01:00:49,530 --> 01:00:52,450
+logical vector بوليان logical vector بوليان
+
+734
+01:00:52,450 --> 01:00:52,450
+logical vector بوليان logical vector بوليان
+
+735
+01:00:52,450 --> 01:00:52,690
+logical vector بوليان logical vector بوليان
+
+736
+01:00:52,690 --> 01:00:55,810
+logical vectorمعرفة تفائز عشر ال elements ال
+
+737
+01:00:55,810 --> 01:01:03,090
+vector اللي هيتطلع هي كم بتحيكوه مظبوط اربع ال
+
+738
+01:01:03,090 --> 01:01:05,030
+elements اللي اوله هيكون اثنين و اثنين و اربع
+
+739
+01:01:05,030 --> 01:01:10,570
+أسفار اللي بعده تلت أسفار واحد and so on طبعا مع
+
+740
+01:01:10,570 --> 01:01:13,330
+تباحات animation type يحاولوا يلاقيش standard
+
+741
+01:01:13,330 --> 01:01:19,330
+logic vector ال record elementركوز أسرد جصد يعني
+
+742
+01:01:19,330 --> 01:01:23,010
+بتطلع كل element ايش نوعه إذا هو non-abstract
+
+743
+01:01:23,010 --> 01:01:27,490
+خلّيه إذا abstract حوله إيش حسب التحويل تمام؟ أوكي
+
+744
+01:01:27,490 --> 01:01:38,550
+ماشي وبالتالي
+
+745
+01:01:38,550 --> 01:01:43,110
+اللي قولنا ال post instance model اتلاقيه مستخدم
+
+746
+01:01:43,110 --> 01:01:45,210
+اللي ظهر فيه standard logic و standard vector مش
+
+747
+01:01:45,210 --> 01:01:49,840
+شكوه لأاللي هو هاد هستخدم هالـ get في الـ timing
+
+748
+01:01:49,840 --> 01:01:55,880
+طبعا
+
+749
+01:01:55,880 --> 01:01:58,660
+أكيد انت بشرك ان تستخدم نفس ال test bench اللي
+
+750
+01:01:58,660 --> 01:02:03,300
+كتبته احنا لما نكتب حاجتين بس صح ولا لأ فاكرين ال
+
+751
+01:02:03,300 --> 01:02:06,640
+description أوياني كمان و كمان ياش و test bench او
+
+752
+01:02:06,640 --> 01:02:12,470
+اش الباقي كله is automatically generated تمام؟أكيد
+
+753
+01:02:12,470 --> 01:02:14,690
+انت بيصورك ان ال test bench اللي هتستخدمها في ال
+
+754
+01:02:14,690 --> 01:02:17,710
+functional هي نفسها استخدامها في ال post هي نفسها
+
+755
+01:02:17,710 --> 01:02:21,670
+استخدامها في ال timing و كل المراحل ال simulation
+
+756
+01:02:21,670 --> 01:02:25,690
+ولا
+
+757
+01:02:25,690 --> 01:02:29,670
+اللي بعد ال sentences و ال timing model بيستخدم
+
+758
+01:02:29,670 --> 01:02:34,510
+strategic parts مش هيك وقالة ذلك
+
+759
+01:02:34,510 --> 01:02:38,430
+الأفضل انه من الأساس انه تكون انت معرف ال post
+
+760
+01:02:38,430 --> 01:02:41,900
+strategic vectorعشان لما تيجي تعمل test bench
+
+761
+01:02:41,900 --> 01:02:48,360
+هالجهة لو انت لو test bench لو انت معرفهم علي انهم
+
+762
+01:02:48,360 --> 01:02:53,360
+integers و حاجات abstract عشان تعمل functional
+
+763
+01:02:53,360 --> 01:02:56,220
+simulation تعمل test bench بيستخدم طبعا ال
+
+764
+01:02:56,220 --> 01:02:59,560
+abstract بيمشي الحلم الفunctional لكن لما تيجي
+
+765
+01:02:59,560 --> 01:03:04,230
+تعمل اللي هو post synthesis simulationهيشغل على ال
+
+766
+01:03:04,230 --> 01:03:06,890
+post sentence model اللي مستخدمه standard logic لم
+
+767
+01:03:06,890 --> 01:03:10,730
+يعد مستخدم ال abstract مستخدم ال abstract مش هيك و
+
+768
+01:03:10,730 --> 01:03:13,930
+لا مش هيمشي مع نفسه test bench بدك تكتب test bench
+
+769
+01:03:13,930 --> 01:03:17,110
+إيه اشد جديد يستخدم standard logic vector مش هيك و
+
+770
+01:03:17,110 --> 01:03:22,530
+لا هو بتقلي هتكتب كام bench نين طب و هكذا بالنسبة
+
+771
+01:03:22,530 --> 01:03:24,510
+لمن اللي أطلع بيحاسيه عندك two و تلاتة benches
+
+772
+01:03:25,780 --> 01:03:28,920
+بينما لو من الأساس انت كتبت و استخدمت اقتصادك على
+
+773
+01:03:28,920 --> 01:03:31,720
+standard logic و standard vector you need just to
+
+774
+01:03:31,720 --> 01:03:35,460
+write one suspension تستخدم مع تلاتة simulation
+
+775
+01:03:35,460 --> 01:03:40,500
+stages مش هيك ولاك؟ okay فهذا السبب الأوجه انه
+
+776
+01:03:40,500 --> 01:03:42,760
+ايش؟ انه نستخدم standard logic and standard vector
+
+777
+01:04:08,370 --> 01:04:15,870
+ماشي كمان في سبب برضه كويس و امتاز هنا عشان يخلق
+
+778
+01:04:15,870 --> 01:04:20,650
+ال code تبعك portable راح تلاقي ناس التانية اللي
+
+779
+01:04:20,650 --> 01:04:24,890
+بيست��دموه لل units لل entities ال N و ال outer
+
+780
+01:04:24,890 --> 01:04:30,070
+cone و ال standard vectorفلو انت هتستخدم في ال
+
+781
+01:04:30,070 --> 01:04:35,670
+code تبعك unit ناس تانية عاملينها و ال input تبعتك
+
+782
+01:04:35,670 --> 01:04:38,090
+تبعت ال unit اللي تعملها هتاخد ال out تبع ال unit
+
+783
+01:04:38,090 --> 01:04:41,210
+تبعته ناس تانية و ديك بتطلع ال standard logic
+
+784
+01:04:41,210 --> 01:04:44,450
+vector و انت ال input تبعك is not standard logic
+
+785
+01:04:44,450 --> 01:04:45,990
+vector something else
+
+786
+01:04:50,730 --> 01:04:54,810
+عشان يكون انك تستخدم الشغل تبع التنقل والشغل تبعك
+
+787
+01:04:54,810 --> 01:04:59,890
+يستخدمه الآخرين اقتصر على standard logic عند
+
+788
+01:04:59,890 --> 01:05:01,830
+standard logic vector
+
+789
+01:05:10,240 --> 01:05:13,460
+و التالي ال abstract يعني .. يعني .. يعني إذا
+
+790
+01:05:13,460 --> 01:05:17,320
+اقدرت ما تستخدمهاش بالمرة بيكون أفضل لكن ممكن جوال
+
+791
+01:05:17,320 --> 01:05:20,660
+إذا إشي local local جوه جوه يعني signals و
+
+792
+01:05:20,660 --> 01:05:26,180
+variable وشغلات بتقدر تستخدم ال abstract مش مشكلة
+
+793
+01:05:26,180 --> 01:05:35,700
+طيب
+
+794
+01:05:44,140 --> 01:05:52,380
+بالنسبة لل parts بالنسبة لل parts ال index إذا ال
+
+795
+01:05:52,380 --> 01:05:57,380
+part vector ال index ممكن يكون ascending ممكن
+
+796
+01:05:57,380 --> 01:06:03,420
+descending إذا to ascending إذا down to descending
+
+797
+01:06:03,420 --> 01:06:08,830
+الأفضل أنك تخليه ash down to descendingلأنه احنا
+
+798
+01:06:08,830 --> 01:06:11,890
+كل ال design سبعتنا في ال architecture و ال design
+
+799
+01:06:11,890 --> 01:06:15,030
+اذا فاكرين و كل ال everything بنعتبر اللي هي left
+
+800
+01:06:15,030 --> 01:06:20,590
+ال right مصبت و لا يوجد رقمه زيرو و left مصبوت و
+
+801
+01:06:20,590 --> 01:06:22,810
+بعدين ال index is increasing كل ما تتحرك ناحية
+
+802
+01:06:22,810 --> 01:06:34,610
+ايهاش اللي هو الشمال تمام؟ لأنه انت لو
+
+803
+01:06:34,610 --> 01:06:36,710
+انت مش تخدم في ال code ascending
+
+804
+01:06:39,900 --> 01:06:44,900
+يروح ال tool place and route بيجلبك الى ايش الى
+
+805
+01:06:44,900 --> 01:06:50,340
+descending down to في ال code اللي بيطلع تمام؟ و
+
+806
+01:06:50,340 --> 01:06:54,600
+اتاعي لو جيت تعمل simulation ال test bench بتاعك
+
+807
+01:06:54,600 --> 01:07:00,960
+تبنيها على انه ايش انه .. انه .. انه ascending و
+
+808
+01:07:00,960 --> 01:07:04,020
+ال code طلع من ال .. من ال .. من ال thesis و من ال
+
+809
+01:07:04,020 --> 01:07:07,960
+timing model ascending اختلف ال industry هيديلك اي
+
+810
+01:07:07,960 --> 01:07:11,400
+لخبيط مشاكل ولاطبعا فانت من أساسي تخليه يطيح رأسه
+
+811
+01:07:11,400 --> 01:07:15,960
+و تطيح رأسه و تخليه يعيش descending حتى ماشي مع
+
+812
+01:07:15,960 --> 01:07:18,060
+الخلفية تبعاتكوا انه دايما احنا دايما بت ناحية
+
+813
+01:07:18,060 --> 01:07:21,380
+اليمين هو يعيش ال zero و ناحية الشمال هو اللي
+
+814
+01:07:21,380 --> 01:07:24,660
+بيعلى مش شايفه او لا فتخليه يعيش down to
+
+815
+01:07:24,660 --> 01:07:31,980
+descending و رايح رأسه مش شايفه او لا في طبعا بال
+
+816
+01:07:31,980 --> 01:07:33,000
+VHDL
+
+817
+01:07:36,950 --> 01:07:43,610
+فيه طبعا فيه operators معرفين إلا مشاكل ولا اتطلع
+
+818
+01:07:43,610 --> 01:07:46,710
+على ال table على ال figure التالي هدول operators
+
+819
+01:07:46,710 --> 01:07:51,530
+معرفين بال BGTL السطر اللي فوق بدي بال .. بال
+
+820
+01:07:51,530 --> 01:07:57,710
+business العالي اللي إله أعلى أولوي بمعنى لو ال ..
+
+821
+01:07:57,710 --> 01:08:01,940
+ال .. لو فيه expressionظاهر فيه اللي هي ال note او
+
+822
+01:08:01,940 --> 01:08:05,480
+ال salute او ال أس هذي وظاهر في نفس ال expression
+
+823
+01:08:05,480 --> 01:08:08,840
+من غير أقواص اي من اللي تحته بيبدأ main في ترفيذ
+
+824
+01:08:08,840 --> 01:08:10,620
+اللي هو اللي هذا انتوا عارفين الكلام او لا مش
+
+825
+01:08:10,620 --> 01:08:12,440
+عارفينه او لا ايه نعم فدول اللي هم ال highest
+
+826
+01:08:12,440 --> 01:08:15,140
+priority ال highest presence يعني انهم اعلى او
+
+827
+01:08:15,140 --> 01:08:19,680
+لويه بعدين هم اللي هي ال multiplication operators
+
+828
+01:08:19,680 --> 01:08:26,660
+ال multiply, divide, المد الرم تمام ال science هذي
+
+829
+01:08:26,660 --> 01:08:30,750
+unary operators مش عارفينه او لا انا ولا هذيو
+
+830
+01:08:30,750 --> 01:08:35,770
+بعدين ال addition زى الجامعه و الطرح و ال .. تمام؟
+
+831
+01:08:35,770 --> 01:08:40,890
+هد كوكات نيشن تمام؟ هد كوكات نيشن و بعدين هد shift
+
+832
+01:08:40,890 --> 01:08:44,470
+operators و بعدين ال relation operators و بعدين ال
+
+833
+01:08:44,470 --> 01:08:47,910
+.. او طعمه في ال business اللى هو مين اللى هو ال
+
+834
+01:08:47,910 --> 01:08:53,670
+logic operators ال logic ايش operators؟لكن لو في
+
+835
+01:08:53,670 --> 01:08:56,050
+في ال expression مثلا two letters اللي هي زي ال
+
+836
+01:08:56,050 --> 01:08:58,770
+and و ال or نفس ال expression و من غير أقوى ساعة
+
+837
+01:08:58,770 --> 01:09:02,090
+بيبدأ من الشمال ليش لدى مين هدى زي لغة الأخرى it
+
+838
+01:09:02,090 --> 01:09:08,830
+is known لكن
+
+839
+01:09:08,830 --> 01:09:12,530
+مرة الواحد بينسى و من اللي له أعلى و كده عشان تلخص
+
+840
+01:09:12,530 --> 01:09:17,790
+اذا نسيت عشان تحل تقطع الشاك باليقين بتحط أقواس و
+
+841
+01:09:17,790 --> 01:09:22,300
+تريح راسك وشيك تحط اللي هو أقواسهؤلاء كلهم عارفين
+
+842
+01:09:22,300 --> 01:09:31,420
+بأي package بال standard بس
+
+843
+01:09:31,420 --> 01:09:34,500
+تخلي بالك ال operators هدول مش كلهم بيستخدم لكل ال
+
+844
+01:09:34,500 --> 01:09:37,060
+data types اكيد طبعا هقول ان انا بقول data type
+
+845
+01:09:37,060 --> 01:09:42,340
+معين يعني معناته حدات القيم تبعونه و حدات العمليات
+
+846
+01:09:42,340 --> 01:09:44,580
+اللي تشتغل علي ال objects تبعونه مش هيك ولا اي نعم
+
+847
+01:09:44,580 --> 01:09:49,700
+فمش كل ال operators هدول بتشتغل على كلهذا معروف كل
+
+848
+01:09:49,700 --> 01:09:57,900
+operator ايله ده تعرفش معينين بيشتغل عليهم
+
+849
+01:09:57,900 --> 01:10:12,040
+في
+
+850
+01:10:12,040 --> 01:10:13,080
+ال static suppression
+
+851
+01:10:15,880 --> 01:10:19,160
+و في ال .. ال locally .. و في ال globally static
+
+852
+01:10:19,160 --> 01:10:21,360
+expression ال locally static expression عبارة عن
+
+853
+01:10:21,360 --> 01:10:25,620
+expression يعني بيكون معرف في some entity و ال
+
+854
+01:10:25,620 --> 01:10:31,440
+value تبعته تتعمل على declarations which are local
+
+855
+01:10:31,440 --> 01:10:36,760
+سواء موجودة في ال unity اللي انت معرفه فيها تمام؟
+
+856
+01:10:37,110 --> 01:10:40,050
+أو في ال packages اللي مش حاططها في أول ال .. اللي
+
+857
+01:10:40,050 --> 01:10:45,910
+هو ال .. اللي .. اللي عملها use في بداية ال .. ال
+
+858
+01:10:45,910 --> 01:10:51,230
+.. اللي هو ال unit و بتحدد قيمته at compilation ..
+
+859
+01:10:51,230 --> 01:10:56,330
+at compilation time لكن بيكون فيه برضه global set
+
+860
+01:10:56,330 --> 01:10:58,850
+exception هذا قيمته بتتحدد
+
+861
+01:11:05,850 --> 01:11:11,590
+بيكون فيه hierarchy، بيكون فيه عندك hierarchy بعد
+
+862
+01:11:11,590 --> 01:11:16,450
+ما يعمل elaboration لل .. يعني اسم ال elaboration
+
+863
+01:11:16,450 --> 01:11:24,030
+يعني بيكون عندك top design unit الكبيرة ومكونة من
+
+864
+01:11:24,030 --> 01:11:29,140
+كذا componentوكل component كمان ممكن تكون كذا يفض
+
+865
+01:11:29,140 --> 01:11:31,340
+يفض يفض يعوض يعوض يعوض لغاية بيوصل في الاخر لليهاش
+
+866
+01:11:31,340 --> 01:11:33,980
+اللي هي plain عادي ماشي من غير components من غير
+
+867
+01:11:33,980 --> 01:11:36,600
+ال component إذا وصل لسجل الأخيرة خلاص مش محتاج
+
+868
+01:11:36,600 --> 01:11:39,700
+يعمل أي تعويض later أكتر من كده بيسمي عمل ليهاش
+
+869
+01:11:39,700 --> 01:11:42,980
+complete elaboration فادهم علاج تمام فادهم علاج
+
+870
+01:11:42,980 --> 01:11:50,420
+تمام okayهيسموه Global Static Expiration إذا كان
+
+871
+01:11:50,420 --> 01:11:54,580
+محتاج يفرد ساعتها بنقول عنه Global Static
+
+872
+01:11:54,580 --> 01:11:57,440
+Expiration طبعا لازم يكون عامل evaluation جاب الاش
+
+873
+01:11:57,440 --> 01:12:00,380
+اللي هي اللي ما يوصل لل simulation مش هيكوا يعني
+
+874
+01:12:00,380 --> 01:12:12,020
+عشان ن��دد قيمة اللي هو ال expression المد
+
+875
+01:12:12,020 --> 01:12:16,460
+وصلنا للسؤال تبعك شوف تعريف المد
+
+876
+01:12:19,880 --> 01:12:22,240
+الـ mod طبعاً الـ a و ال b يجب أن يكونوا integers
+
+877
+01:12:22,240 --> 01:12:28,600
+الـ mod هذه ال equation اللي بتحددك ال mod value
+
+878
+01:12:28,600 --> 01:12:34,180
+اللي بتطلع يعني عندك بيكون ال a أو ال b يعني انت
+
+879
+01:12:34,180 --> 01:12:39,920
+ال a mod b بيسوء ال a minus ال b في ال n يعني انت
+
+880
+01:12:39,920 --> 01:12:44,760
+كده بتحسب ال a mod b ايش قيمة ال n اللي بتخليلك ال
+
+881
+01:12:44,760 --> 01:12:48,260
+relation هذه correct بشرط
+
+882
+01:12:52,260 --> 01:12:57,080
+ان ال a mod b لازم يكون نفس اشارة مين ال b و ال
+
+883
+01:12:57,080 --> 01:13:02,560
+absolute value تبعت ال a mod b تكون اقل من مين اقل
+
+884
+01:13:02,560 --> 01:13:07,400
+من ال b تمام بجد ا try it اتكون عشان الموضوع مش
+
+885
+01:13:07,400 --> 01:13:12,740
+فيها وجد تمام okay يعني هون ال a is given و ال b
+
+886
+01:13:12,740 --> 01:13:18,220
+زياش is given و العنون في المعادلة مين ال n ايش
+
+887
+01:13:18,220 --> 01:13:24,110
+قيمة ال nالإيلاوات فيها في المعادلة هذا بيخلّي ال
+
+888
+01:13:24,110 --> 01:13:27,250
+right hand side هذا بيسوي ايش قيمة ال a بس بشرط في
+
+889
+01:13:27,250 --> 01:13:30,410
+constraint يكون الإشارة بتاعة a mod b نفس إشارة
+
+890
+01:13:30,410 --> 01:13:33,550
+مين ال b و ال absolute value تبع المد اللي بيطلع
+
+891
+01:13:33,550 --> 01:13:38,210
+يكون أقل من مين هي تعريف المد الأصلي في كتب ال
+
+892
+01:13:38,210 --> 01:13:43,890
+mathematics لو رجعت لكتب الرياضية تمام okay لكن ال
+
+893
+01:13:43,890 --> 01:13:49,770
+rim ال rim شوف تعريف ال rim ال rim اللي هي
+
+894
+01:13:54,650 --> 01:13:59,610
+الرم القيمة اللى اعواض فيها هنا ال A رم B اللى
+
+895
+01:13:59,610 --> 01:14:03,370
+بتخيلك المعادلة دى على بعض ازاي اشت is valid تمام
+
+896
+01:14:03,370 --> 01:14:09,570
+يعني لو بتشوف ال A على B جداش تجسمهم تمام خارج
+
+897
+01:14:09,570 --> 01:14:12,710
+القسمة مضروب اللى بيطلع term of remainder مش هيكوه
+
+898
+01:14:12,710 --> 01:14:18,610
+لأ مضروبها نقاش اللى هى في ال B تمامبتلاقي لسه ما
+
+899
+01:14:18,610 --> 01:14:22,690
+طلعش ال a ايش الرقم اللي هينجمع عشان يطلع لك اياش
+
+900
+01:14:22,690 --> 01:14:27,630
+ال a بس بشرط يكون الرقم هذي هنجمع اللي هو RMB اللي
+
+901
+01:14:27,630 --> 01:14:31,270
+هو نفس ال sign تبعت مين ال a و لو شروط B و تبعته
+
+902
+01:14:31,270 --> 01:14:36,110
+أقل لو شروط تبعت مين تبعت هذا الرمب okay هلقيت
+
+903
+01:14:36,110 --> 01:14:39,730
+بيقولك هنا قعد نوصل لها بيقولك اذا ال signs تبعت
+
+904
+01:14:39,730 --> 01:14:45,550
+ال a و ال bare the same بيطلع ال a mod b هو نفسه
+
+905
+01:14:45,550 --> 01:14:49,390
+إياش ال a الرم بيه وهذا كان بيصير عندك انت في
+
+906
+01:14:49,390 --> 01:14:51,650
+العادة كنت بتستخدم تشير على positive number صح ولا
+
+907
+01:14:51,650 --> 01:14:55,330
+تاني من غير ما تحس ال signs are إياش are the same
+
+908
+01:14:55,330 --> 01:14:58,090
+تاني whether استخدمتي ال mod أو الرم it gives the
+
+909
+01:14:58,090 --> 01:15:02,350
+same result مش هيك ولا، هذا كان بيصير لكن عموما مش
+
+910
+01:15:02,350 --> 01:15:05,570
+شلط يكونوا ال two numbers اللي هم a and b the same
+
+911
+01:15:05,570 --> 01:15:07,710
+sign ممكن يكونوا الأثنين negative واحد positive
+
+912
+01:15:07,710 --> 01:15:10,350
+واحد negative وتختلف تاني هي بتنضبط في الأساس
+
+913
+01:15:10,350 --> 01:15:11,310
+بالإياش ومعادلاتها
+
+914
+01:15:13,860 --> 01:15:16,420
+تمام؟ والريم والمود بيستخدم معدلات هذه غير ما تحس
+
+915
+01:15:16,420 --> 01:15:19,040
+انت لو بصيت له negative and always هتديلك correct
+
+916
+01:15:19,040 --> 01:15:22,300
+result هتلاقي فعلا ماشي على معدلات هذه بس انت في
+
+917
+01:15:22,300 --> 01:15:25,160
+تطبيقات تستخدمتها ماتضرتش تستخدمها لحاجة negative
+
+918
+01:15:25,160 --> 01:15:26,920
+و لحاجة positive مش هيك و لا في الواقع بتكون
+
+919
+01:15:26,920 --> 01:15:29,780
+حا��تين positive و بتستخدمها و تلاقيها بتشتغل
+
+920
+01:15:29,780 --> 01:15:32,320
+تستخدمها و تلاقيها تشتغل تقول دي اره ياشي the same
+
+921
+01:15:32,320 --> 01:15:34,880
+لأ هم دي اره the same بس تحت الكون مش نهده مش هيك
+
+922
+01:15:34,880 --> 01:15:38,980
+و لا okay ماشي هاي بقولك إذا ال science بتاعة ايه
+
+923
+01:15:38,980 --> 01:15:41,900
+و اللي بيختلفوا ممكن يديلك different results مش
+
+924
+01:15:41,900 --> 01:15:47,550
+الحالاحنا هيك بيكون خلصنا ال .. ال chapter هدا و
+
+925
+01:15:47,550 --> 01:15:51,230
+next time ان شاء الله بنبدأ ب .. ب chapter جديد
+
+926
+01:15:51,230 --> 01:15:52,830
+المرة جايب نكمل ان شاء الله
+