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|
| `timescale 1ns/100ps
|
| `define D #1
|
|
|
| module trigger(
|
|
|
| input core_clk,
|
| input core_rst,
|
|
|
|
|
| input full_speed,
|
| input trig_en,
|
| input [3:0] trig_stages,
|
| input [1:0] trig_mu,
|
| input trig_mask_wr,
|
| input trig_value_wr,
|
| input trig_edge_wr,
|
| input trig_count_wr,
|
| input trig_logic_wr,
|
| input [15:0] trig_mask,
|
| input [15:0] trig_value,
|
| input [15:0] trig_edge,
|
| input [15:0] trig_count,
|
| input [1:0] trig_logic,
|
| input sample_en,
|
|
|
|
|
| input sample_valid,
|
| input [15:0] sample_data,
|
|
|
|
|
| input capture_done,
|
|
|
|
|
| output [3:0] trig_dly,
|
| output reg trig_hit = 1'b0
|
| );
|
|
|
|
|
|
|
|
|
| wire trig_hit_nxt;
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| wire trig_shift;
|
| reg sample_en_1T;
|
| reg sample_valid_1T = 1'b0;
|
| reg sample_valid_2T = 1'b0;
|
| reg edge_window = 1'b0;
|
| wire edge_window_nxt;
|
| reg [15:0] cur_trig_value0 = 16'b0;
|
| reg [15:0] cur_trig_value1 = 16'b0;
|
| reg [15:0] cur_trig_value2 = 16'b0;
|
| reg [15:0] cur_trig_value3 = 16'b0;
|
| reg [15:0] cur_trig_mask0 = 16'b0;
|
| reg [15:0] cur_trig_mask1 = 16'b0;
|
| reg [15:0] cur_trig_mask2 = 16'b0;
|
| reg [15:0] cur_trig_mask3 = 16'b0;
|
| reg [15:0] cur_trig_edge0 = 16'b0;
|
| reg [15:0] cur_trig_edge1 = 16'b0;
|
| reg [15:0] cur_trig_edge2 = 16'b0;
|
| reg [15:0] cur_trig_edge3 = 16'b0;
|
| reg [15:0] cur_trig_count0 = 16'b0;
|
| reg [15:0] cur_trig_count1 = 16'b0;
|
| reg [15:0] cur_trig_count2 = 16'b0;
|
| reg [15:0] cur_trig_count3 = 16'b0;
|
| reg cur_trig_and0 = 1'b1;
|
| reg cur_trig_and1 = 1'b1;
|
| reg cur_trig_and2 = 1'b1;
|
| reg cur_trig_and3 = 1'b1;
|
| reg cur_trig_inv0 = 1'b0;
|
| reg cur_trig_inv1 = 1'b0;
|
| reg cur_trig_inv2 = 1'b0;
|
| reg cur_trig_inv3 = 1'b0;
|
| wire [15:0] cur_trig_value0_nxt;
|
| wire [15:0] cur_trig_value1_nxt;
|
| wire [15:0] cur_trig_value2_nxt;
|
| wire [15:0] cur_trig_value3_nxt;
|
| wire [15:0] cur_trig_mask0_nxt;
|
| wire [15:0] cur_trig_mask1_nxt;
|
| wire [15:0] cur_trig_mask2_nxt;
|
| wire [15:0] cur_trig_mask3_nxt;
|
| wire [15:0] cur_trig_edge0_nxt;
|
| wire [15:0] cur_trig_edge1_nxt;
|
| wire [15:0] cur_trig_edge2_nxt;
|
| wire [15:0] cur_trig_edge3_nxt;
|
| wire [15:0] cur_trig_count0_nxt;
|
| wire [15:0] cur_trig_count1_nxt;
|
| wire [15:0] cur_trig_count2_nxt;
|
| wire [15:0] cur_trig_count3_nxt;
|
| wire cur_trig_and0_nxt;
|
| wire cur_trig_and1_nxt;
|
| wire cur_trig_and2_nxt;
|
| wire cur_trig_and3_nxt;
|
| wire cur_trig_inv0_nxt;
|
| wire cur_trig_inv1_nxt;
|
| wire cur_trig_inv2_nxt;
|
| wire cur_trig_inv3_nxt;
|
|
|
| reg cur_trig_count0_eq0 = 1'b0;
|
| reg cur_trig_count1_eq0 = 1'b0;
|
| reg cur_trig_count2_eq0 = 1'b0;
|
| reg cur_trig_count3_eq0 = 1'b0;
|
| wire cur_trig_count0_eq0_nxt;
|
| wire cur_trig_count1_eq0_nxt;
|
| wire cur_trig_count2_eq0_nxt;
|
| wire cur_trig_count3_eq0_nxt;
|
|
|
| reg mu0_match = 1'b0;
|
| reg mu1_match = 1'b0;
|
| reg mu2_match = 1'b0;
|
| reg mu3_match = 1'b0;
|
| wire mu0_match_nxt;
|
| wire mu1_match_nxt;
|
| wire mu2_match_nxt;
|
| wire mu3_match_nxt;
|
| wire mu0_match_count;
|
| wire mu1_match_count;
|
| wire mu2_match_count;
|
| wire mu3_match_count;
|
| reg mu_all_match = 1'b0;
|
| wire mu_all_match_nxt;
|
|
|
| reg [3:0] match_stages = 4'b0;
|
| wire [3:0] match_stages_nxt;
|
| reg match_stages_valid = 1'b0;
|
| wire match_stages_valid_nxt;
|
|
|
| reg [3:0] data_delay = 4'b0;
|
| wire [3:0] data_delay_nxt;
|
| wire [15:0] data_shift;
|
| reg [15:0] cur_cmp_data = 16'b0;
|
| wire [15:0] cur_cmp_data_nxt;
|
| reg cur_cmp_valid = 1'b0;
|
| reg [15:0] pre_cmp_data = 16'b0;
|
| wire [15:0] pre_cmp_data_nxt;
|
| wire [15:0] cur_edge;
|
|
|
| wire [15:0] mu0mk_out;
|
| wire [15:0] mu1mk_out;
|
| wire [15:0] mu2mk_out;
|
| wire [15:0] mu3mk_out;
|
| wire [15:0] mu0_out;
|
| wire [15:0] mu1_out;
|
| wire [15:0] mu2_out;
|
| wire [15:0] mu3_out;
|
| wire [15:0] mu0eg_out;
|
| wire [15:0] mu1eg_out;
|
| wire [15:0] mu2eg_out;
|
| wire [15:0] mu3eg_out;
|
| wire [15:0] mu0ct_out;
|
| wire [15:0] mu1ct_out;
|
| wire [15:0] mu2ct_out;
|
| wire [15:0] mu3ct_out;
|
| wire [1:0] mu0lg_out;
|
| wire [1:0] mu1lg_out;
|
| wire [1:0] mu2lg_out;
|
| wire [1:0] mu3lg_out;
|
| wire mu0mk_shift = (trig_mask_wr & trig_mu == 2'b00) | trig_shift;
|
| wire mu1mk_shift = (trig_mask_wr & trig_mu == 2'b01) | trig_shift;
|
| wire mu2mk_shift = (trig_mask_wr & trig_mu == 2'b10) | trig_shift;
|
| wire mu3mk_shift = (trig_mask_wr & trig_mu == 2'b11) | trig_shift;
|
| wire [15:0] mu0mk_in = trig_shift ? mu0mk_out : trig_mask;
|
| wire [15:0] mu1mk_in = trig_shift ? mu1mk_out : trig_mask;
|
| wire [15:0] mu2mk_in = trig_shift ? mu2mk_out : trig_mask;
|
| wire [15:0] mu3mk_in = trig_shift ? mu3mk_out : trig_mask;
|
| wire mu0_shift = (trig_value_wr & trig_mu == 2'b00) | trig_shift;
|
| wire mu1_shift = (trig_value_wr & trig_mu == 2'b01) | trig_shift;
|
| wire mu2_shift = (trig_value_wr & trig_mu == 2'b10) | trig_shift;
|
| wire mu3_shift = (trig_value_wr & trig_mu == 2'b11) | trig_shift;
|
| wire [15:0] mu0_in = trig_shift ? mu0_out : trig_value;
|
| wire [15:0] mu1_in = trig_shift ? mu1_out : trig_value;
|
| wire [15:0] mu2_in = trig_shift ? mu2_out : trig_value;
|
| wire [15:0] mu3_in = trig_shift ? mu3_out : trig_value;
|
| wire mu0eg_shift = (trig_edge_wr & trig_mu == 2'b00) | trig_shift;
|
| wire mu1eg_shift = (trig_edge_wr & trig_mu == 2'b01) | trig_shift;
|
| wire mu2eg_shift = (trig_edge_wr & trig_mu == 2'b10) | trig_shift;
|
| wire mu3eg_shift = (trig_edge_wr & trig_mu == 2'b11) | trig_shift;
|
| wire [15:0] mu0eg_in = trig_shift ? mu0eg_out : trig_edge;
|
| wire [15:0] mu1eg_in = trig_shift ? mu1eg_out : trig_edge;
|
| wire [15:0] mu2eg_in = trig_shift ? mu2eg_out : trig_edge;
|
| wire [15:0] mu3eg_in = trig_shift ? mu3eg_out : trig_edge;
|
| wire mu0ct_shift = (trig_count_wr & trig_mu == 2'b00) | trig_shift;
|
| wire mu1ct_shift = (trig_count_wr & trig_mu == 2'b01) | trig_shift;
|
| wire mu2ct_shift = (trig_count_wr & trig_mu == 2'b10) | trig_shift;
|
| wire mu3ct_shift = (trig_count_wr & trig_mu == 2'b11) | trig_shift;
|
| wire [15:0] mu0ct_in = trig_shift ? mu0ct_out : trig_count;
|
| wire [15:0] mu1ct_in = trig_shift ? mu1ct_out : trig_count;
|
| wire [15:0] mu2ct_in = trig_shift ? mu2ct_out : trig_count;
|
| wire [15:0] mu3ct_in = trig_shift ? mu3ct_out : trig_count;
|
| wire mu0lg_shift = (trig_logic_wr & trig_mu == 2'b00) | trig_shift;
|
| wire mu1lg_shift = (trig_logic_wr & trig_mu == 2'b01) | trig_shift;
|
| wire mu2lg_shift = (trig_logic_wr & trig_mu == 2'b10) | trig_shift;
|
| wire mu3lg_shift = (trig_logic_wr & trig_mu == 2'b11) | trig_shift;
|
| wire [1:0] mu0lg_in = trig_shift ? mu0lg_out : trig_logic;
|
| wire [1:0] mu1lg_in = trig_shift ? mu1lg_out : trig_logic;
|
| wire [1:0] mu2lg_in = trig_shift ? mu2lg_out : trig_logic;
|
| wire [1:0] mu3lg_in = trig_shift ? mu3lg_out : trig_logic;
|
|
|
|
|
| assign trig_shift = (sample_en & ~sample_en_1T) | (sample_en & mu_all_match & ~trig_hit);
|
| always @(posedge core_clk)
|
| begin
|
| sample_en_1T <= `D sample_en;
|
| end
|
| assign cur_trig_value0_nxt = (trig_shift) ? mu0_out : cur_trig_value0;
|
| assign cur_trig_value1_nxt = (trig_shift) ? mu1_out : cur_trig_value1;
|
| assign cur_trig_value2_nxt = (trig_shift) ? mu2_out : cur_trig_value2;
|
| assign cur_trig_value3_nxt = (trig_shift) ? mu3_out : cur_trig_value3;
|
| assign cur_trig_mask0_nxt = (trig_shift) ? mu0mk_out : cur_trig_mask0;
|
| assign cur_trig_mask1_nxt = (trig_shift) ? mu1mk_out : cur_trig_mask1;
|
| assign cur_trig_mask2_nxt = (trig_shift) ? mu2mk_out : cur_trig_mask2;
|
| assign cur_trig_mask3_nxt = (trig_shift) ? mu3mk_out : cur_trig_mask3;
|
| assign cur_trig_edge0_nxt = (trig_shift) ? mu0eg_out : cur_trig_edge0;
|
| assign cur_trig_edge1_nxt = (trig_shift) ? mu1eg_out : cur_trig_edge1;
|
| assign cur_trig_edge2_nxt = (trig_shift) ? mu2eg_out : cur_trig_edge2;
|
| assign cur_trig_edge3_nxt = (trig_shift) ? mu3eg_out : cur_trig_edge3;
|
| assign cur_trig_count0_nxt = (trig_shift) ? mu0ct_out :
|
| (mu0_match & cur_trig_count0 != 'b0) ? cur_trig_count0 - 1'b1 : cur_trig_count0;
|
| assign cur_trig_count1_nxt = (trig_shift) ? mu1ct_out :
|
| (mu1_match & cur_trig_count1 != 'b0) ? cur_trig_count1 - 1'b1 : cur_trig_count1;
|
| assign cur_trig_count2_nxt = (trig_shift) ? mu2ct_out :
|
| (mu2_match & cur_trig_count2 != 'b0) ? cur_trig_count2 - 1'b1 : cur_trig_count2;
|
| assign cur_trig_count3_nxt = (trig_shift) ? mu3ct_out :
|
| (mu3_match & cur_trig_count3 != 'b0) ? cur_trig_count3 - 1'b1 : cur_trig_count3;
|
| assign cur_trig_count0_eq0_nxt = (cur_trig_count0_nxt == 'b0);
|
| assign cur_trig_count1_eq0_nxt = (cur_trig_count1_nxt == 'b0);
|
| assign cur_trig_count2_eq0_nxt = (cur_trig_count2_nxt == 'b0);
|
| assign cur_trig_count3_eq0_nxt = (cur_trig_count3_nxt == 'b0);
|
| assign cur_trig_and0_nxt = (trig_shift) ? mu0lg_out[1] : cur_trig_and0;
|
| assign cur_trig_and1_nxt = (trig_shift) ? mu1lg_out[1] : cur_trig_and1;
|
| assign cur_trig_and2_nxt = (trig_shift) ? mu2lg_out[1] : cur_trig_and2;
|
| assign cur_trig_and3_nxt = (trig_shift) ? mu3lg_out[1] : cur_trig_and3;
|
| assign cur_trig_inv0_nxt = (trig_shift) ? mu0lg_out[0] : cur_trig_inv0;
|
| assign cur_trig_inv1_nxt = (trig_shift) ? mu1lg_out[0] : cur_trig_inv1;
|
| assign cur_trig_inv2_nxt = (trig_shift) ? mu2lg_out[0] : cur_trig_inv2;
|
| assign cur_trig_inv3_nxt = (trig_shift) ? mu3lg_out[0] : cur_trig_inv3;
|
| always @(posedge core_clk)
|
| begin
|
| if (trig_en) begin
|
| cur_trig_value0 <= `D cur_trig_value0_nxt;
|
| cur_trig_value1 <= `D cur_trig_value1_nxt;
|
| cur_trig_value2 <= `D cur_trig_value2_nxt;
|
| cur_trig_value3 <= `D cur_trig_value3_nxt;
|
| cur_trig_mask0 <= `D cur_trig_mask0_nxt;
|
| cur_trig_mask1 <= `D cur_trig_mask1_nxt;
|
| cur_trig_mask2 <= `D cur_trig_mask2_nxt;
|
| cur_trig_mask3 <= `D cur_trig_mask3_nxt;
|
| cur_trig_edge0 <= `D cur_trig_edge0_nxt;
|
| cur_trig_edge1 <= `D cur_trig_edge1_nxt;
|
| cur_trig_edge2 <= `D cur_trig_edge2_nxt;
|
| cur_trig_edge3 <= `D cur_trig_edge3_nxt;
|
| cur_trig_count0 <= `D cur_trig_count0_nxt;
|
| cur_trig_count1 <= `D cur_trig_count1_nxt;
|
| cur_trig_count2 <= `D cur_trig_count2_nxt;
|
| cur_trig_count3 <= `D cur_trig_count3_nxt;
|
| cur_trig_count0_eq0 <= `D cur_trig_count0_eq0_nxt;
|
| cur_trig_count1_eq0 <= `D cur_trig_count1_eq0_nxt;
|
| cur_trig_count2_eq0 <= `D cur_trig_count2_eq0_nxt;
|
| cur_trig_count3_eq0 <= `D cur_trig_count3_eq0_nxt;
|
| cur_trig_and0 <= `D cur_trig_and0_nxt;
|
| cur_trig_and1 <= `D cur_trig_and1_nxt;
|
| cur_trig_and2 <= `D cur_trig_and2_nxt;
|
| cur_trig_and3 <= `D cur_trig_and3_nxt;
|
| cur_trig_inv0 <= `D cur_trig_inv0_nxt;
|
| cur_trig_inv1 <= `D cur_trig_inv1_nxt;
|
| cur_trig_inv2 <= `D cur_trig_inv2_nxt;
|
| cur_trig_inv3 <= `D cur_trig_inv3_nxt;
|
| end
|
| end
|
|
|
| assign cur_edge = {16{edge_window}} & (cur_cmp_data ^ pre_cmp_data);
|
|
|
|
|
|
|
|
|
| assign mu0_match_nxt = cur_trig_inv0 ^ (~|(((cur_cmp_data ^ cur_trig_value0) & ~cur_trig_mask0) | (cur_trig_edge0 & ~cur_edge)) & cur_cmp_valid);
|
| assign mu1_match_nxt = cur_trig_inv1 ^ (~|(((cur_cmp_data ^ cur_trig_value1) & ~cur_trig_mask1) | (cur_trig_edge1 & ~cur_edge)) & cur_cmp_valid);
|
| assign mu2_match_nxt = cur_trig_inv2 ^ (~|(((cur_cmp_data ^ cur_trig_value2) & ~cur_trig_mask2) | (cur_trig_edge2 & ~cur_edge)) & cur_cmp_valid);
|
| assign mu3_match_nxt = cur_trig_inv3 ^ (~|(((cur_cmp_data ^ cur_trig_value3) & ~cur_trig_mask3) | (cur_trig_edge3 & ~cur_edge)) & cur_cmp_valid);
|
|
|
|
|
|
|
|
|
|
|
| always @(posedge core_clk)
|
| begin
|
| mu0_match <= `D mu0_match_nxt;
|
| mu1_match <= `D mu1_match_nxt;
|
| mu2_match <= `D mu2_match_nxt;
|
| mu3_match <= `D mu3_match_nxt;
|
| end
|
| assign mu0_match_count = mu0_match_nxt & (cur_trig_count0 == 'b0);
|
| assign mu1_match_count = mu1_match_nxt & (cur_trig_count1 == 'b0);
|
| assign mu2_match_count = mu2_match_nxt & (cur_trig_count2 == 'b0);
|
| assign mu3_match_count = mu3_match_nxt & (cur_trig_count3 == 'b0);
|
|
|
|
|
| assign mu_all_match_nxt = cur_trig_and0 ? (mu0_match_count & mu1_match_count) :
|
| (mu0_match_count | mu1_match_count);
|
|
|
|
|
|
|
| always @(posedge core_clk)
|
| begin
|
| mu_all_match <= `D mu_all_match_nxt;
|
| end
|
|
|
| assign data_delay_nxt = (sample_en & ~sample_en_1T) ? 4'b0 :
|
| (full_speed & mu_all_match_nxt) ? data_delay + 1'b1 : data_delay;
|
| always @(posedge core_clk)
|
| begin
|
| data_delay <= `D data_delay_nxt;
|
| end
|
|
|
| assign match_stages_valid_nxt = (~sample_en & sample_en_1T) ? 1'b0 :
|
| mu_all_match & sample_en ? 1'b1 : match_stages_valid;
|
| assign match_stages_nxt = (sample_en & ~sample_en_1T) ? 4'b0 :
|
| (mu_all_match & match_stages_valid) ? match_stages + 1'b1 : match_stages;
|
| always @(posedge core_clk)
|
| begin
|
| match_stages_valid <= `D match_stages_valid_nxt;
|
| match_stages <= `D match_stages_nxt;
|
| end
|
| assign trig_hit_nxt = (~sample_en & sample_en_1T) ? 1'b0 :
|
| (sample_en & ~sample_en_1T & ~trig_en) ? 1'b1 :
|
| (sample_en & match_stages_valid & (match_stages == trig_stages)) ? 1'b1 : trig_hit;
|
| always @(posedge core_clk)
|
| begin
|
| trig_hit <= `D trig_hit_nxt;
|
| end
|
|
|
|
|
|
|
|
|
| assign trig_dly = full_speed ? trig_stages : 4'b0;
|
|
|
|
|
|
|
|
|
| assign cur_cmp_data_nxt = sample_valid_1T ? data_shift : cur_cmp_data;
|
| assign pre_cmp_data_nxt = (sample_valid_2T & ~(full_speed & mu_all_match))? cur_cmp_data : pre_cmp_data;
|
| assign edge_window_nxt = (sample_en & ~sample_en_1T) ? 1'b0 :
|
| sample_valid_2T ? 1'b1 : edge_window;
|
|
|
| always @(posedge core_clk)
|
| begin
|
| sample_valid_1T <= `D sample_valid;
|
| sample_valid_2T <= `D sample_valid_1T;
|
| edge_window <= `D edge_window_nxt;
|
| cur_cmp_valid <= `D sample_valid_1T;
|
| cur_cmp_data <= `D cur_cmp_data_nxt;
|
| pre_cmp_data <= `D pre_cmp_data_nxt;
|
| end
|
| SRL16E data00(.A0(data_delay[0]), .A1(data_delay[1]), .A2(data_delay[2]), .A3(data_delay[3]), .CLK(core_clk), .CE(sample_valid), .D(sample_data[0]), .Q(data_shift[0]));
|
| SRL16E data01(.A0(data_delay[0]), .A1(data_delay[1]), .A2(data_delay[2]), .A3(data_delay[3]), .CLK(core_clk), .CE(sample_valid), .D(sample_data[1]), .Q(data_shift[1]));
|
| SRL16E data02(.A0(data_delay[0]), .A1(data_delay[1]), .A2(data_delay[2]), .A3(data_delay[3]), .CLK(core_clk), .CE(sample_valid), .D(sample_data[2]), .Q(data_shift[2]));
|
| SRL16E data03(.A0(data_delay[0]), .A1(data_delay[1]), .A2(data_delay[2]), .A3(data_delay[3]), .CLK(core_clk), .CE(sample_valid), .D(sample_data[3]), .Q(data_shift[3]));
|
| SRL16E data04(.A0(data_delay[0]), .A1(data_delay[1]), .A2(data_delay[2]), .A3(data_delay[3]), .CLK(core_clk), .CE(sample_valid), .D(sample_data[4]), .Q(data_shift[4]));
|
| SRL16E data05(.A0(data_delay[0]), .A1(data_delay[1]), .A2(data_delay[2]), .A3(data_delay[3]), .CLK(core_clk), .CE(sample_valid), .D(sample_data[5]), .Q(data_shift[5]));
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| SRL16E mu1mk14(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu1mk_shift), .D(mu1mk_in[14]), .Q(mu1mk_out[14]));
|
| SRL16E mu1mk15(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu1mk_shift), .D(mu1mk_in[15]), .Q(mu1mk_out[15]));
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| SRL16E mu1eg01(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu1eg_shift), .D(mu1eg_in[1]), .Q(mu1eg_out[1]));
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| SRL16E mu1eg02(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu1eg_shift), .D(mu1eg_in[2]), .Q(mu1eg_out[2]));
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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| SRL16E mu2ct06(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2ct_shift), .D(mu2ct_in[6]), .Q(mu2ct_out[6]));
|
| SRL16E mu2ct07(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2ct_shift), .D(mu2ct_in[7]), .Q(mu2ct_out[7]));
|
| SRL16E mu2ct08(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2ct_shift), .D(mu2ct_in[8]), .Q(mu2ct_out[8]));
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| SRL16E mu2ct09(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2ct_shift), .D(mu2ct_in[9]), .Q(mu2ct_out[9]));
|
| SRL16E mu2ct10(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2ct_shift), .D(mu2ct_in[10]), .Q(mu2ct_out[10]));
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| SRL16E mu2ct11(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2ct_shift), .D(mu2ct_in[11]), .Q(mu2ct_out[11]));
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| SRL16E mu2ct12(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2ct_shift), .D(mu2ct_in[12]), .Q(mu2ct_out[12]));
|
| SRL16E mu2ct13(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2ct_shift), .D(mu2ct_in[13]), .Q(mu2ct_out[13]));
|
| SRL16E mu2ct14(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2ct_shift), .D(mu2ct_in[14]), .Q(mu2ct_out[14]));
|
| SRL16E mu2ct15(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2ct_shift), .D(mu2ct_in[15]), .Q(mu2ct_out[15]));
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|
| SRL16E mu201(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2_shift), .D(mu2_in[1]), .Q(mu2_out[1]));
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| SRL16E mu202(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2_shift), .D(mu2_in[2]), .Q(mu2_out[2]));
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| SRL16E mu203(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2_shift), .D(mu2_in[3]), .Q(mu2_out[3]));
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| SRL16E mu204(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2_shift), .D(mu2_in[4]), .Q(mu2_out[4]));
|
| SRL16E mu205(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2_shift), .D(mu2_in[5]), .Q(mu2_out[5]));
|
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|
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|
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|
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|
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|
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|
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|
| SRL16E mu213(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2_shift), .D(mu2_in[13]), .Q(mu2_out[13]));
|
| SRL16E mu214(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu2_shift), .D(mu2_in[14]), .Q(mu2_out[14]));
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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| SRL16E mu315(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu3_shift), .D(mu3_in[15]), .Q(mu3_out[15]));
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| SRL16E mu3lg00(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu3lg_shift), .D(mu3lg_in[0]), .Q(mu3lg_out[0]));
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| SRL16E mu3lg01(.A0(1'b1), .A1(1'b1), .A2(1'b1), .A3(1'b1), .CLK(core_clk), .CE(mu3lg_shift), .D(mu3lg_in[1]), .Q(mu3lg_out[1]));
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| endmodule
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